《Verilog设计入门》PPT课件.ppt
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1、第第3章章Verilog设计入门设计入门 3.1 组合电路的组合电路的Verilog描述描述 3.1.1 2选选1多路选择器及其多路选择器及其Verilog描述描述 3.1 组合电路的组合电路的Verilog描述描述 3.1.1 2选选1多路选择器及其多路选择器及其Verilog描述描述 1)关键字)关键字module endmodule引导的完整的电路模块描述。引导的完整的电路模块描述。2)标识符)标识符MUX21a是用户自定义电路名,有其命名规则是用户自定义电路名,有其命名规则。3)端口表的表述。)端口表的表述。5)关键字)关键字assign引导的赋值语句,条件语句的表述。引导的赋值语句,
2、条件语句的表述。4)关键字)关键字input output描述电路外部端口的信号类型和流动方向。描述电路外部端口的信号类型和流动方向。3.1 组合电路的组合电路的Verilog描述描述 3.1.1 2选选1多路选择器及其多路选择器及其Verilog描述描述 1模块表达模块表达 2端口语句、端口信号名和端口模式端口语句、端口信号名和端口模式 3.1 组合电路的组合电路的Verilog描述描述 3.1.1 2选选1多路选择器及其多路选择器及其Verilog描述描述 3赋值语句和条件操作符赋值语句和条件操作符 4关键字关键字 5标识符标识符 6规范的程序书写格式规范的程序书写格式 7文件取名和存盘文
3、件取名和存盘 第第3章章Verilog设计入门设计入门 本次课程的学习要点本次课程的学习要点 进一步掌握进一步掌握Verilog语言的语法特点:语言的语法特点:wire和和reg数据(信号)类型;数据(信号)类型;always引导的过程语句结构和引导的过程语句结构和assign引导的并行语句;引导的并行语句;case语句;语句;阻塞式赋值阻塞式赋值“=”和非阻塞式赋值和非阻塞式赋值“=”;If_else语句;语句;Verilog中的数字表达、并位操作及操作符的使用,包括逻辑操作符、中的数字表达、并位操作及操作符的使用,包括逻辑操作符、等式操作符、算术操作符;等式操作符、算术操作符;顶层文件的概
4、念和例化语句的使用。顶层文件的概念和例化语句的使用。3.1 组合电路的组合电路的Verilog描述描述 3.1.2 4选选1多路选择器及其多路选择器及其case语句表述方式语句表述方式 3.1 组合电路的组合电路的Verilog描述描述 3.1.2 4选选1多路选择器及其多路选择器及其case语句表述方式语句表述方式 3.1 组合电路的组合电路的Verilog描述描述 3.1.2 4选选1多路选择器及其多路选择器及其case语句表述方式语句表述方式 1reg型变量类型定义型变量类型定义 Verilog常用两种信号类型:常用两种信号类型:wire和和reg类型类型 1)信号类型定义:)信号类型定
5、义:3.1 组合电路的组合电路的Verilog描述描述 3.1.2 4选选1多路选择器及其多路选择器及其case语句表述方式语句表述方式 2)范围:)范围:3)特殊使用)特殊使用 可定义为可定义为wire类型的信号包括:所有输入信号、类型的信号包括:所有输入信号、assign引导的引导的连续赋值语句的输出信号、实体元件例化中的输出信号、连续赋值语句的输出信号、实体元件例化中的输出信号、assign语句语句中需要的端口以外的连线信号。中需要的端口以外的连线信号。可定义为可定义为reg类型的信号包括:类型的信号包括:always引导的块语句中被赋值的引导的块语句中被赋值的信号、时序逻辑电路中需要的
6、寄存器类型变量。信号、时序逻辑电路中需要的寄存器类型变量。以下两条语句:以下两条语句:可简化为:可简化为:3.1 组合电路的组合电路的Verilog描述描述 3.1.3 4选选1多路选择器及其数据流描述方式多路选择器及其数据流描述方式 3.1 组合电路的组合电路的Verilog描述描述 3.1.2 4选选1多路选择器及其多路选择器及其case语句表述方式语句表述方式 3.1 组合电路的组合电路的Verilog描述描述 3.1.2 4选选1多路选择器及其多路选择器及其case语句表述方式语句表述方式 2always引导的过程语句结构引导的过程语句结构 1)两类语句一般表述)两类语句一般表述 2)
7、两类语句的特点)两类语句的特点always引导的过程语句的特点:引导的过程语句的特点:引导由引导由begin和和end扩起来的多条语句块,形成语句块;扩起来的多条语句块,形成语句块;块中各语句顺序执行;块中各语句顺序执行;块语句中被赋值的变量必须为块语句中被赋值的变量必须为reg类型。类型。Verilog常用两种语句结构:常用两种语句结构:always和和assign 3.1 组合电路的组合电路的Verilog描述描述 assign连续赋值语句的特点:连续赋值语句的特点:只能引导一条语句,多条语句要用多个只能引导一条语句,多条语句要用多个assign引导;引导;并行性,当驱动表达式中的变量发生
8、变化时,语句才被执行,否则不执行;并行性,当驱动表达式中的变量发生变化时,语句才被执行,否则不执行;assign引导的语句中的所有信号为引导的语句中的所有信号为wire型;型;同一目标变量名不允许有多个驱动源,例如以下表达方式不允许:同一目标变量名不允许有多个驱动源,例如以下表达方式不允许:3.1.2 4选选1多路选择器及其多路选择器及其case语句表述方式语句表述方式 3.1 组合电路的组合电路的Verilog描述描述 3.1.2 4选选1多路选择器及其多路选择器及其case语句表述方式语句表述方式 3.1 组合电路的组合电路的Verilog描述描述 3.1.2 4选选1多路选择器及其多路选
9、择器及其case语句表述方式语句表述方式 5并位操作和数字表达并位操作和数字表达 4b0010=4B0010,表示,表示00103o5=3O5=3b101,表示,表示1014hA=4HA=4b1010,表示,表示10104d9=4D9=4b1001,表示,表示10013.1 组合电路的组合电路的Verilog描述描述 3.1.2 4选选1多路选择器及其多路选择器及其case语句表述方式语句表述方式 4case条件语句和条件语句和4种逻辑状态种逻辑状态 注意:注意:1)表达式取值必须在)表达式取值必须在case以下列出的取值范围内,且数据类型匹配;以下列出的取值范围内,且数据类型匹配;2)允许)
10、允许case以下列出的多个值同时满足表达式,执行最先满足表达以下列出的多个值同时满足表达式,执行最先满足表达 式的分支项;式的分支项;3)default的使用。的使用。3.1 组合电路的组合电路的Verilog描述描述 两种过程赋值操作:两种过程赋值操作:(1)阻阻塞塞式式赋赋值值“=”:语语句句执执行行结结束束,右右侧侧表表达达式式的的值值立立刻刻赋赋给给左左侧侧目标变量。目标变量。(2)非阻塞式赋值)非阻塞式赋值“=”:对对于于always引引导导的的块块语语句句中中含含有有多多条条阻阻塞塞式式赋赋值值语语句句时时,当当执执行行某某一条语句时,其它语句不允许执行,被阻塞了,具有顺序执行的特
11、点。一条语句时,其它语句不允许执行,被阻塞了,具有顺序执行的特点。对对于于always引引导导的的块块语语句句中中含含有有多多条条非非阻阻塞塞式式赋赋值值语语句句时时,当当执执行行某某一一条条语语句句时时,对对于于块块中中的的其其它它语语句句的的执执行行不不被被阻阻塞塞,可可以以理理解解为为并并行行执行,但是块中所有信号的赋值是在块语句结束时同时进行的。执行,但是块中所有信号的赋值是在块语句结束时同时进行的。3.1.2 4选选1多路选择器及其多路选择器及其case语句表述方式语句表述方式 6赋值操作符赋值操作符“=”,只能用于顺序语句,不能用于,只能用于顺序语句,不能用于assign引导引导的
12、并行语句的并行语句3.1 组合电路的组合电路的Verilog描述描述 例:例:always(A、B)begin M1=A;M2=B&M1;Q=M1|M2;endalways(A、B)begin M1=A;M2=B&M1;Q=M1|M2;end3.1.2 4选选1多路选择器及其多路选择器及其case语句表述方式语句表述方式 3.1 组合电路的组合电路的Verilog描述描述 3.1.3 4选选1多路选择器及其数据流描述方式多路选择器及其数据流描述方式 3.1 组合电路的组合电路的Verilog描述描述 3.1.3 4选选1多路选择器及其数据流描述方式多路选择器及其数据流描述方式 1按位逻辑操作符
13、按位逻辑操作符 注意:若两个操作数长度不同,则综合器自动将短的数据按左端补注意:若两个操作数长度不同,则综合器自动将短的数据按左端补0的规则的规则进行运算操作进行运算操作3.1 组合电路的组合电路的Verilog描述描述 3.1.3 4选选1多路选择器及其数据流描述方式多路选择器及其数据流描述方式 2等式操作符等式操作符 注意:注意:1)等式操作符的结果为)等式操作符的结果为1位逻辑值,真或伪;位逻辑值,真或伪;2)“=”的两个操作二进制数中有的两个操作二进制数中有“Z”或或“X”时,判为假;时,判为假;“=”将两个操作数中的将两个操作数中的“Z”或或“X”,当成确定值比较。,当成确定值比较。
14、3.1 组合电路的组合电路的Verilog描述描述 3.1.4 4选选1多路选择器及其多路选择器及其if语句描述方式语句描述方式3.1 组合电路的组合电路的Verilog描述描述 3.1.4 4选选1多路选择器及其多路选择器及其if语句描述方式语句描述方式1if_ else条件语句条件语句 if(表达式)(表达式)begin 语句语句1;语句;语句2;.语句语句n;endelse begin 语句语句n+1;语句;语句n+2;.语句语句n+n;end 3.1 组合电路的组合电路的Verilog描述描述 3.1.4 4选选1多路选择器及其多路选择器及其if语句描述方式语句描述方式2数据表示方式数
15、据表示方式 1)操作符两端数据类型不匹配时,)操作符两端数据类型不匹配时,Verilog能自动匹配;能自动匹配;2)当当所所赋赋的的值值大大于于被被赋赋值值信信号号的的最最大大值值时时,首首先先将将所所赋赋值值便便换换为为二二进进制,然后根据被赋值信号的位宽向左端截取多余位数。制,然后根据被赋值信号的位宽向左端截取多余位数。例:定义例:定义Y1:0,当执行,当执行Y=9时,时,Y得到的赋值是得到的赋值是2b01。3.1 组合电路的组合电路的Verilog描述描述 3.1.5 加法器及其加法器及其Verilog描述描述 1.半加器描述半加器描述 3.1 组合电路的组合电路的Verilog描述描述
16、 3.1.5 加法器及其加法器及其Verilog描述描述 1.基于基于assign引导的赋值语句和逻辑操作符的描述引导的赋值语句和逻辑操作符的描述module h_adder(a,b,so,co);input a,b;output so,co;assign so=a b;assign co=a&b;endmodule3.1 组合电路的组合电路的Verilog描述描述 module h_adder2(a,b,so,co);input a,b;output so,co;reg so,co;always (a,b,so,co)begincase(a,b)0:begin so=0;co=1b0;end
17、1:begin so=1;co=1b0;end2:begin so=1;co=1b0;end3:begin so=0;co=1b1;enddefault:begin so=0;co=0;endendcaseendendmodule2.基于基于always 引导的过程语句和逻辑操作符的描述引导的过程语句和逻辑操作符的描述3.1.5 加法器及其加法器及其Verilog描述描述 3.1 组合电路的组合电路的Verilog描述描述 module h_adder(a,b,so,co);input a,b;output so,co;assign co,so=a+b;endmodule3.基于基于assig
18、n引导的连续赋值语句和算数操作符的描述引导的连续赋值语句和算数操作符的描述3.1.5 加法器及其加法器及其Verilog描述描述 3.1 组合电路的组合电路的Verilog描述描述 3.1.5 加法器及其加法器及其Verilog描述描述 4.算数操作符的使用算数操作符的使用3.1 组合电路的组合电路的Verilog描述描述 5.全加器描述全加器描述-用半加器模块和或门模块描述用半加器模块和或门模块描述 3.1.5 加法器及其加法器及其Verilog描述描述 3.1 组合电路的组合电路的Verilog描述描述 5.全加器描述全加器描述-用半加器、或门模块及例化语句描述用半加器、或门模块及例化语句
19、描述 3.1.5 加法器及其加法器及其Verilog描述描述 module or2a(a,b,c);input a,b;output c;assign c=a|b;endmodule3.1 组合电路的组合电路的Verilog描述描述 5.全加器描述全加器描述-用半加器、或门模块及例化语句描述用半加器、或门模块及例化语句描述 3.1.5 加法器及其加法器及其Verilog描述描述 module f_adder(ain,bin,cin,sum,cout);input ain,bin,cin;output sum,cout;wire e,d,f;h_adder u1(ain,bin,e,d);/位置
20、例化法例化语句位置例化法例化语句 h_adder u2(.a(e),.b(cin),.so(sum),.co(f);/端口关联法例化语句端口关联法例化语句 or2a(.a(d),.b(f),.c(cout);/端口关联法例化语句端口关联法例化语句endmodule3.1 组合电路的组合电路的Verilog描述描述 5.全加器描述全加器描述-用半加器、或门模块及例化语句描述用半加器、或门模块及例化语句描述 3.1.5 加法器及其加法器及其Verilog描述描述 3.1 组合电路的组合电路的Verilog描述描述 5.全加器描述全加器描述-顶层文件及例化语句描述顶层文件及例化语句描述 3.1.5
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