华中科技大学HUST类MIPS单周期微处理器设计实验报告(共34页).docx

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1、精选优质文档-倾情为你奉上类MIPS单周期微处理器设计实验报告专业：班级： 学号： 姓名： 一、 微处理器各模块设计各模块的框图结构如上图所示。由图可知，该处理器包含指令存储器、数据存储器、寄存器组、ALU单元、符号数扩张、控制器、ALU控制译码以及多路复用器等。图中还忽略了一个单元：时钟信号产生器，而且以上各个部件必须在时钟信号的控制下协调工作。1. 指令存储器的设计指令寄存器为ROM类型的存储器，为单一输出指令的存储器。因此其对外的接口为clk、存储器地址输入信号（指令指针）以及数据输出信号（指令）。（1）在IP wizard 中配置ROM，分配128个字的存储空间，字长为32位宽。（2）

2、选择输入具有地址寄存功能，只有当时钟上升沿有效时，才进行数据的输出。（3）配置ROM内存空间的初始化COE文件。最后单击Generate按钮生成IROM模块。2. 数据存储器的设计数据存储器为RAM类型的存储器，并且需要独立的读写控制信号。因此其对外的接口输入信号为clk、we、datain、addr；输出信号为dataout。数据存储器基本建立过程同ROM的建立。3. 寄存器组设计寄存器组是指令操作的主要对象，MIPS中一共有32个32位寄存器。在指令的操作过程中需要区分Rs、Rt、Rd的地址和数据，并且Rd的数据只有在寄存器写信号有效时才能写入，因此该模块的输入为clk、RegWriteA

3、ddr、RegWriteData、RegWriteEn、RsAddr、RtAddr、reset；输出信号为RsData、RtData。由于$0一直输出0，因此当RsAddr、RtAddr为0时，RsData以及RtData必须输出0，否则输出相应地址寄存器的值。另外，当RegWriteEn有效时，数据应该写入RegWriteAddr寄存器。并且每次复位时所有寄存器都清零。代码如下：module regFile( input clk, input reset, input 31:0 regWriteData, input 4:0 regWriteAddr, input regWriteEn, o

4、utput 31:0 RsData, output 31:0 RtData, input 4:0 RsAddr, input 4:0 RtAddr );reg31:0 regs0:31;assign RsData = (RsAddr = 5b0)?32b0:regsRsAddr;assign RtData = (RtAddr = 5b0)?32b0:regsRtAddr;integer i;always (posedge clk)beginif(!reset)beginif(regWriteEn=1)beginregsregWriteAddr=regWriteData;endendelsebe

5、ginfor(i=0;i31;i=i+1)regsi=0;regs31=32hffffffff;endendendmodule4. ALU设计在这个简单的MIPS指令集中，微处理器支持add、sub、and、or、slt运算指令，需要利用ALU单元实现运算，同时数据存储指令sw、lw也需要ALU单元计算存储器地址，条件跳转指令beq需要ALU来比较两个寄存器是否相等。所有这些指令包含的操作为加、减、与、或小于设置5种不同的操作。该模块根据输入控制信号对输入数据进行相应的操作，并获得输出结果以及零标示，由于MIPS处理器ALU单元利用4根输入控制线的译码决定执行何种操作，因此该模块的接口为：输入

6、：input1(32bit),input2(32bit),aluCtr(4bit)输出：zero(1bit),alluRes(32bit)代码如下：module ALU( input 31:0 input1, input 31:0 input2, input 3:0 aluCtr, output 31:0 aluRes, output zero );reg zero;reg31:0 aluRes;always (input1 or input2 or aluCtr)begincase(aluCtr)4b0110:beginaluRes=input1-input2;if(aluRes=0)zer

7、o=1;elsezero=0;end4b0010:aluRes=input1+input2;4b0000:aluRes=input1&input2;4b0001:aluRes=input1|input2;4b1100:aluRes=(input1|input2);4b0111:beginif(input1input2)aluRes = 1;enddefault:aluRes = 0;endcaseendendmodule5. ALU控制设计ALU单元对应以上5种操作的编码如表所示：输入信号操作类型0000与0001或0010加0110减0111小于设置通过2位操作类型码以及6位指令功能码就可以

8、产生ALU单元的4位控制信号。它们之间的对应关系如表所示：因此该模块的主要功能就是根据译码控制单元产生2位操作码以及6位功能码产生4位ALU控制信号，接口为：输入：aluop(2bit),funt(6bit)输出：aluctr(4bit)代码为：module aluctr( input 1:0 ALUOp, input 5:0 funct, output 3:0 ALUCtr );reg3:0 ALUCtr;always (ALUOp or funct)casex(ALUOp,funct)8b00xxxxxx:ALUCtr=4b0010;8b01xxxxxx:ALUCtr=4b0110;8b1

9、1xxxxxx:ALUCtr=4b0000;8b10xx0000:ALUCtr=4b0010;8b10xx0010:ALUCtr=4b0110;8b10xx0100:ALUCtr=4b0000;8b10xx0101:ALUCtr=4b0001;8b10xx1010:ALUCtr=4b0111;endcaseendmodule6. 控制器设计控制器输入为指令的opCode字段，即操作码。操作码经过主控制单元的译码，给ALUCtr、Data、Memory、Registers、Muxs等部件输出正的控制信号。微处理器在执行不同指令时，控制信号相对应的状态表如下：因此该模块的接口为：输入：opcode

10、(6bit)输出：alusrc,memtoreg,regwrite,memread,memwrite,branch,aluop1:0,jmp代码为：module ctr( input 5:0 opCode, output regDst, output aluSrc, output memToReg, output regWrite, output memRead, output memWrite, output branch, output 1:0 aluop, output jmp );reg regDst;reg aluSrc;reg memToReg;reg regWrite;reg m

11、emRead;reg memWrite;reg branch;reg1:0 aluop;reg jmp;always (opCode)begincase(opCode)6b:/jmpbeginregDst=0;aluSrc=0;memToReg=0;regWrite=0;memRead=0;memWrite=0;branch=0;aluop=2b00;jmp=1;end6b:/RbeginregDst=1;aluSrc=0;memToReg=0;regWrite=1;memRead=0;memWrite=0;branch=0;aluop=2b10;jmp=0;end6b:/lwbeginreg

12、Dst=0;aluSrc=1;memToReg=1;regWrite=1;memRead=1;memWrite=0;branch=0;aluop=2b00;jmp=0;end6b:/swbeginregDst=0;aluSrc=1;memToReg=0;regWrite=0;memRead=0;memWrite=1;branch=0;aluop=2b00;jmp=0;end6b:/beqbeginregDst=0;aluSrc=0;memToReg=0;regWrite=0;memRead=0;memWrite=0;branch=1;aluop=2b01;jmp=0;end6b:/andibe

13、ginregDst=0;aluSrc=1;memToReg=0;regWrite=1;memRead=0;memWrite=0;branch=0;aluop=2b11;jmp=0;enddefault:beginregDst=0;aluSrc=0;memToReg=0;regWrite=0;memRead=0;memWrite=0;branch=0;aluop=2b00;jmp=0;endendcaseendendmodule7. 符号数扩展将16位有符号扩展为32位有符号数。带符号扩展只需要在前面补足符号即可。代码为：module signext( input 15:0 inst, outp

14、ut 31:0 data );assign data=inst15:15?16hffff,inst:16h0000,inst;endmodule8. 顶层模块顶层模块需要将前面多个模块实例化，通过导线以及多路复用器将各个部件连接起来，并且在时钟的控制下修改PC的值，PC是一个32位的寄存器，每个时钟沿自动增加4。多路复用器MUX直接通过三目运算符实现：Assign OUT = SEL?INPUT1:INPUT2;其中，OUT、SEL、INPUT1、INPUT2都是预先定义的信号。代码如下：module top( input clkin, input reset );reg31:0 pc,add

15、4;wire choose4;wire31:0 expand2,mux2,mux3,mux4,mux5,address,jmpaddr,inst;wire4:0 mux1;/wire for controllerwire reg_dst,jmp,branch,memread,memwrite,memtoreg;wire1:0 aluop;wire alu_src,regwrite;/wire for aluunitwire zero;wire31:0 aluRes;/wire for aluctrwire3:0 aluCtr;/wire for memorywire31:0 memreadda

16、ta;/wire for registerwire31:0 RsData,RtData;/wireforextwire31:0 expand;always (negedge clkin)beginif(!reset) beginpc=mux5;add4=pc+4;endelse beginpc=32b0;add4=32h4;endendctr mainctr(.opCode(inst31:26),.regDst(reg_dst),.aluSrc(alu_scr),.memToReg(memtoreg),.regWrite(regwrite),.memRead(memread),.memWrit

17、e(memwrite),.branch(branch),.aluop(aluop),.jmp(jmp);ALU alu(.input1(RsData),.input2(mux2),.aluCtr(aluCtr),.zero(zero),.aluRes(aluRes);aluctr aluctr1(.ALUOp(aluop),.funct(inst5:0),.ALUCtr(aluCtr);dram dmem(.a(aluRes7:2),.d(RtData),.clk(!clkin),.we(memwrite),.spo(memreaddata);irom_number imem(.a(pc8:2

18、),.clk(clkin),.spo(inst);regFile regfile(.RsAddr(inst25:21),.RtAddr(inst20:16),.clk(!clkin),.reset(reset),.regWriteAddr(mux1),.regWriteData(mux3),.regWriteEn(regwrite),.RsData(RsData),.RtData(RtData);signext signext(.inst(inst15:0),.data(expand);assign mux1=reg_dst?inst15:11:inst20:16;assign mux2=al

19、u_scr?expand:RtData;assign mux3=memtoreg?memreaddata:aluRes;assign mux4=choose4?address:add4;assign mux5=jmp?jmpaddr:mux4;assign choose4=branch&zero;assign expand2=expand= 1; i=i-1) beginregWriteAddr = i;RsAddr=i;#PERIOD;endendendmodule仿真结果如下：下图可以观察到Reset为高电平状态。Reset高电平状态下输出数据为0，表示Reset有效地工作了。Reset信

20、号无效后，正常输入和输出数据。第一次for循环的地址范围输出数据在时钟低电平时输出0，高电平输出0x55aaaa55，如下图所示，表明数据正确地在时钟上升沿写入的。之后一直输出的数据与写入的数据相同，表明数据都正确地保存在寄存器组中。2. 控制器仿真：控制器仿真需要包含所有case的输入，仿真激励文件修改代码后，如下：module ctrsim;/ Inputsreg 5:0 opCode;/ Outputswire regDst;wire aluSrc;wire memToReg;wire regWrite;wire memRead;wire memWrite;wire branch;wir

21、e 1:0 aluop;wire jmp;/ Instantiate the Unit Under Test (UUT)ctr uut (.opCode(opCode), .regDst(regDst), .aluSrc(aluSrc), .memToReg(memToReg), .regWrite(regWrite), .memRead(memRead), .memWrite(memWrite), .branch(branch), .aluop(aluop), .jmp(jmp);initial begin/ Initialize InputsopCode = 0;/ Wait 100 ns

22、 for global reset to finish#100; opCode=6b;/jump#100; opCode=6b;/R#100; opCode=6b;/lw#100; opCode=6b;/sw#100; opCode=6b;endendmodule所有case下的仿真波形如图所示，将该波形图与之前的表格对吧发现功能正确。3. 顶层仿真：激励代码如下：module topsim;/ Inputsreg clkin;reg reset;/ Instantiate the Unit Under Test (UUT)top uut (.clkin(clkin), .reset(rese

23、t);initial begin/ Initialize Inputsclkin = 0;reset = 0;/ Add stimulus here#100; reset = 1; #100; reset = 0; end parameter PERIOD = 20;always beginclkin = 1b0;#(PERIOD/2) clkin = 1b1;#(PERIOD/2);EndendmoduleTop模块仿真波形如下：首先查看指令执行顺序是否正确，验证跳转指令。从上图可以看到指令存储器地址a9:0从0到8循环，表明指令从第0条顺序执行到第8条之后跳转到第0条信号执行。这是由于在指

24、令存储器中存入了如下代码：main:add $4,$2,$3 #0号指令lw $4,4($2) #1号指令sw $2,8($2) #2号指令sub $2,$4,$3#3号指令or $2,$4,$3#4号指令and $2,$4,$3#5号指令slt $2,$4,$3#6号指令beq $4,$3,exit #7号指令j main #8号指令exit:lw $2,0($3) #9号指令j main #10号指令并且将数据存储器的内存空间初始化为0x了。由于1号指令将$4从内存中读出数据为0x，而$3一直为0，执行到7号指令时不相等，从而顺序执行8号j指令的结果。然后在查看各条指令执行结果，1、3、4

25、、5、6号指令都将修改寄存器的值，因此可以查看寄存器模块的regWriteData为0x，regWriteAddr为04，且RegWriteEnd为1，表示将对4号寄存器写入数据0x，这正是我们想要的结果。4. 加学号至RAM的仿真：把coe文件导入ROM后，通过仿真，可以得到以下的仿真波形：从ISim视图框选择memory，选择ram_data模块，可以看到本人的学号U已经存进RAM中了：四、 心得体会通过这次实验，我了解了微处理器的基本结构，掌握了哈佛结构的计算机工作原理，学会了设计简单的微处理器，同时，了解了软件控制硬件工作的基本原理。在本次实验过程中，我在语法的编译中，遇到了一点问题，但是能够在比较快速的时间内解决掉。我个人认为，本次实验成功的关键，应该是对实验原理的理解，和对课本知识的学以致用。而且，同学之间的交流和一些相关的资料也是实验的关键。这个实验总体来讲，是比较有挑战性的，特别是遇到MIPS微处理器的结构方面的问题的时候。还有是通过汇编语言，写存入学号到RAM里的过程也是有点难度。但经过对实验原理的理解后，还是能够顺利地完成了。专心-专注-专业