《互连与互连优化》PPT课件.ppt

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1、第14章 互连Coping with Internection集成电路设计系列庄奕琪庄奕琪 主讲主讲本章概要本章概要1.概述2.互连电阻3.互连电容4.互连电感5.互连延时模型 6.互连按比例缩小7.互连延时优化8.串扰9.布局布线10.片上网络本章参考书本章参考书nJan M.Rabaey et al.，Digital Integrated Circuit：A Design Perspective，2rd Edition，Anantha Chandrakasan，Borivoje Nikolic，2003.Chapters 3&9。中译本本：周润德等译，数字集成电路-电路、系统与设计，电子工

2、业出版社，2004.10。第3章和第9章。nJohn P.Uyemura,Introduction to VLSI Circuits and Systems,John Wiley&Sons,Inc.,2002.Chapters 14.中译本：周润德译，超大规模集成电路与系统导论，电子工业出版社，2004.1。第14章。14.1 概述 现代IC中的互连铝互连（0.25m工艺,四层）铜互连（0.25m工艺，七层）14.1 概述 互连的发展趋势14.1 概述 互连线电路图电路图实际视图实际视图14.1 概述 互连的寄生参数串联电阻自身电感对地电容线间电容寄生电寄生电阻阻寄生电寄生电容容寄生电寄生电感

3、感14.1 概述 分析简化条件考虑了导线的大部分寄生参数只考虑电容的模型n 若导线的电阻很大，可以不考虑电感n 若导线的电阻较小且较短，可以只考虑电容n 若导线的电阻很小且较长，则需考虑电感n 若导线的平均间距很大，可以不考虑线间电容14.1 概述 互连尺寸变化的影响14.1 概述 互连对延迟的贡献线长线厚电阻率(1/)线宽n纵向参数由工艺决定：t，()横向参数由版图决定：l，wnRline越小，允许通过互连线的电流越大，互连延迟越小14.2 互连电阻 如何计算互连电阻？薄层电阻方块数与版图尺寸无关14.2 互连电阻 薄层电阻14.2 互连电阻 常用导体的电阻率与薄层电阻电阻率（可能用于互连的

4、金属材料）薄层电阻（传统工艺中可用作互连的材料）不同粗细不同粗细带拐角带拐角不同工艺层不同工艺层14.2 互连电阻 电阻计算实例14.2 互连电阻 接触电阻n接触电阻接触电阻n互连与硅及多晶之间的接触（有源接触孔）n不同互连层之间的接触（通孔）n降低接触电阻的途径降低接触电阻的途径n信号线尽量保持在同一层上n增大接触孔，但效果不明显（因电流集聚效应使电流集中在接触孔的周边）n增多接触孔n0.25m CMOS工艺接触电阻典型值工艺接触电阻典型值n有源接触孔520n通孔15 14.2 互连电阻 实例:Intel 0.25m工艺5 metal layersTi/Al-Cu/Ti/TiNPolysil

5、icon dielectric14.2 互连电阻 趋肤效应n趋肤效应趋肤效应：在非常高的频率下，电流主要在导体的表面流动，其电流密度随进入导体的深度而呈指数下降n趋肤深度趋肤深度：电流下降到其额定值的1/e时所处的深度n临界频率临界频率：趋肤深度达到导体最大尺寸（W或H）的1/2时的频率nffs时导体单位长度电阻导体的电阻率周围电介质的介电常数信号的频率铝在1GHz下的=2.6m14.2 互连电阻 铝导线的趋肤效应衬底为SiO214.3 互连电容 互连系统中的电容n导线对衬底的电容n底面n边缘n导线之间的电容n同层n异层第2层互连第1层互连14.3 互连电容 互连电容的影响因素n互连线的形状与

6、尺寸n互连线与衬底的距离n互连线周围的介质n互连线与周围导线的距离14.3 互连电容 互连与衬底间的电容 互连与衬底间的电容成为电路负载电容的一部分绝缘介质的介电常数14.3 互连电容 不考虑边缘效应的电容计算电介质衬底LWHTox电场线电流氧化层厚度14.3 互连电容 考虑边缘效应的电容计算:模型1实例实例 边缘效应影响项 侧面效应影响项14.3 互连电容 考虑边缘效应的电容计算:模型214.3 互连电容 电容随线宽/介质厚度比的变化介质为SiO2tdi为介质厚度平板电容平板电容总电容总电容导线厚度/介质厚度比导线宽度/介质厚度比14.3 互连电容 电容与尺寸的关系第1层铝第2层铝第3层铝第

7、4层铝第5层铝14.3 互连电容 实例:0.25mCMOS工艺(1)边缘电容平面电容下极板上极板电容平均值（平面电容电容平均值（平面电容aF/m2，边缘电容容aF/m)14.3 互连电容 实例:0.25mCMOS工艺(2)最小间距下单位长度线间电容的平均值（最小间距下单位长度线间电容的平均值（aF/m)位于第位于第1层铝上的层铝上的10cm长、长、1m宽的导线：宽的导线：n平面电容3pFn边缘电容8pFn总的对地电容11pFn最小间距下的线间电容9.5pF14.4 互连电感 电感的来源14.4 互连电感 电感的估算与作用n电感的估算电感的估算n当周边电介质的介电常数为、导磁率为时，一条导线单位

8、长度的电容c和电感l满足以下关系n电感对电路性能的影响电感对电路性能的影响n振荡与过冲效应n阻抗失配引起的信号反射n导线间的电感耦合nLdi/dt引起的开关噪声n何时需考虑电感何时需考虑电感n很长的互连线n极高的频率：1GHzn低电阻率的互连材料；如Cun互连线的信号会被延迟的时间。对于高速电路，有可能f1/（即T临界长度n导线输入信号的上升（下降）时间1）缩小延时不变延时不变n长度不变：长度不缩小，其它尺寸按同样比例（S1）缩小延时加长延时加长n全局导线：长度按比例（Sc1）缩小延时大大加长延时大大加长，如时钟信号及数据与指令总线全局导线的延时实际上按每年约50的速率增加（S=1.15，Sc

9、=0.94）14.6 互连延时优化 恒电阻按比例缩小 导线厚度H不变，导线宽度及节距导线电阻不变，但水平方向的电容（边缘及线间）。为抑制此效应，引入电容缩小因子c(1,但S），适当减少因尺寸缩小导致的C的增加，但对长线效果不显著14.7 互连延时优化 采用低电阻率的互连导体采用Cu导体取代Al导体电阻率下降1.6倍降低R常见导体的电阻率常见导体的电阻率14.7 互连延时优化 采用低介电常数的互连介质n采用低介电常数介质取代SiO2降低C常见介质的介电常数常见介质的介电常数材料r真空（Free space)1气凝胶（Aerogels）1.4聚酰亚胺（Polyimides）3-4二氧化硅（SiO2

10、）3.9玻璃环氧树脂（Glass epoxy,印制板）5氮化硅（Si3N4）7.5氧化铝（Alumina，封装）9.5硅（Silicon）11.7n降低互连介质介电常数的好处n延迟n串扰n功耗n低介电常数介质材料的类型ninorganic(SiO2)norganic(Polyimides)naerogels(ultra low-k)工艺尺寸0.25 mm0.18 mm0.13 mm0.1 mm0.07 mm0.05 mm介电常数3.32.72.32.01.81.5e e14.7 互连延时优化 采用低介电常数的互连介质(续)14.7 互连延时优化 采用过渡金属硅化物n+n+SiO2Poly(良好

11、的附着力良好的附着力与覆盖性）与覆盖性）Silicide（高导电性）（高导电性）pn硅化物（Silicide）n硅与一种难熔金属形成的合成多晶材料n导电性好（电导率比多晶大810倍），在高温工艺中不会熔化n常用的有WSi2、TiSi2、PtSi2和TaSin用于降低多晶接触电阻14.7 互连延时优化 增加互连层的数量Minimum Spacing(Relative)0.00.51.01.52.02.53.03.54.01.0m0.8m0.6m0.35m0.25mM5M4M3M2M1PolyMinimum Widths(Relative)0.00.51.01.52.02.53.03.51.0m0

12、.8m0.6m0.35m0.25mM5M4M3M2M1Polyn必要性n芯片尺寸的减少及晶体管数的增加需要更多、更长的导线n更多的互连层有助于减少导线的长度n局部导线n置于较低的互连层n密集，较薄n重在提高集成密度和降低电容n全局导线n置于较高的互连层n宽厚，间距较大n重在降低导线电阻14.7 互连延时优化 分层优化14.7 互连延时优化 地址线对策(1)n存储阵列的地址线n接有大量晶体管的多晶栅n线长（电阻大），负载重（电容大）n降低地址线延时的方法n方案1：全部采用多晶线，无多晶与金属接触占用的面积存储密度大，但多晶电阻较大传播延时长n方案2：同时从线的两端驱动地址线，可使最坏情形的延时减

13、少到原来的1/4DriverPolysilicon word lineMetal word lineWLDrivern降低地址线延时的方法（续）n方案3：采用旁路金属线，每隔k个存储单元与多晶连接1次n延时（k/2)2，主要取决于每个单元的多晶长度nk越小，降低延时的效果越好，但集成密度越低n若在1024个单元地址线中，每隔16个单元与旁路线连接1次，可使延时减少约4000倍Polysilicon word lineMetal bypassWord Line K cells14.7 互连延时优化 地址线对策(2)yxdestinationManhattan方式方式source对角线方式对角线方

14、式 容易实现自动布线及掩膜制造节省线长20，面积15，通孔30延迟，功耗，集成密度部分采用45布线的版图实例14.7 互连延时优化 走线方式14.7 互连延时优化 插入中继器:作用n多级门链：插入中间缓冲器可使总的传播延时n长互连线：插入中间缓冲器可使总的互连延时 中继器将总电阻为R、总电容为C的导线分为m段，每段之间插入1个中继器 假定中继器的延时与连线电容无关，则各个中继器可采用同样尺寸，有同样大的延迟。n插入中继器的最优数目n使各导线段的延时=中继器延时，可得到导线的最小延时14.7 互连延时优化 插入中继器:简单设计 单位长度导线的电阻、电容 每个中继器的延时 未接中继器时的导线延时

15、导线总长度 实际上中继器的延时与连线电容有关，最优延时下各个中继器的尺寸不同14.7 互连延时优化 插入中继器:精确设计(1)最小尺寸中继器的电阻 最小尺寸中继器的电容 中继器的尺寸系数 中继器的本征输出电容/输入电容 导线的单位长度电阻、电容 导线的总延时 最优中继器数目 最优中继器尺寸系数 导线的总长度 中继器的数目 未接中继器时的导线延时 最短导线总延时 导线段的最优长度 导线段的最短延时14.7 互连延时优化 插入中继器:精确设计(2)当导线长度至少为2Lcrit时，插入中继器才有意义 与布线层无关14.7 互连延时优化 插入中继器:实例导线类型导线长度导线宽度中继器数目中继器延时tp

16、(未加中继器)tp(加中继器并优化)AI110cm1m180.1ns31.4ns3.5nsPoly10cm1m10580.1ns112us212nsAI510cm1m60.1ns4.2us1.3ns简单设计：导线类型导线长度导线宽度中继器数目中继器尺寸系数临界长度tp(未加中继器)tp(加中继器并优化)AI110cm1m31623.2mm 31.4ns3.9ns精确设计：0.25mCMOS工艺，tp1=32.5ps，Rd=7.8k，Cd=3fF，c=110aF/m，r=0.075/m14.7 互连延时优化 导线流水线n任意时刻导线可同时处理k个信号提高导线数据处理能力n一个信号通过整条导线需k

17、个时钟周期通过各导线段的延时并未缩短 寄存器将总电阻为R、总电容为C的导线分为k段，每段之间插入1个时钟控制寄存器 时钟信号 导线段n缩短延时的途径n降低负载电容CLn提高驱动电流Iavn降低电压摆幅Vswing n降低电压摆幅的作用n缩短了延时n减少了动态功耗n降低了噪声容限n降低电源电压的作用n电压摆幅，驱动电流，二者变化比例相当n对延时几乎无作用14.7 互连延时优化 电压摆幅对延时的影响14.7 互连延时优化 降摆幅电路降低摆幅长互连线恢复摆幅14.7 互连延时优化 单端静态降摆幅电路:双电源CLVDDLVDDVDDdriverreceiverVDDLVDDLInOutOut 电压摆幅

18、VDDLVDD 电压摆幅VDD缺点：缺点：需要两个电源电压VDD和VDDL，摆幅低时速度太慢14.7 互连延时优化 单端静态降摆幅电路:单电源 电压摆幅|VTp|VDD-VTn 电压摆幅0VDD电平转换器电平转换器隔离器隔离器电平恢复器电平恢复器n优点：只需要1个电源电压；抗干扰能力强n缺点：电压摆幅降低值取决于阈值电压，受工艺、体效应等影响波动大；面积大14.7 互连延时优化 差分静态降摆幅电路驱动器驱动器接收器接收器(钟控差分触发器钟控差分触发器)互补低摆幅信号优点优点n对共模噪声信号（如电源线噪声、串扰）有很高的抑制能力n摆幅可以降得很低（如200mV)缺点缺点n导线及控制门数量加倍n需

19、增加额外的时钟控制信号VbusVasymVsym246time(ns)8101200.511.522.5014.7 互连延时优化 动态降摆幅电路:实例1In2.In1.M2M1M3M4CbusCoutBusOutVDDVDDn=0时，总线通过足够大的上拉管M2预充电Vbus迅速上升至VDDn=1时，总线通过非常小的下拉管如M1放电Vbus缓慢下降 M4与M3对称（M3尺寸约为M4的1/2，tpHL=tpLH)反相器开关阈值VM=总线最小摆幅=0.5VDD摆幅低，但延时长(7.2ns)M4与M3非对称（M3尺寸约为M4的7.5倍，tpHL0.5VDD摆幅高，但延时短(4.7ns)14.7 互连延

20、时优化 动态降摆幅电路:实例2控制预充电时间控制互连线上的电压检测互连线上的电压与参考端REF电压（一般为VDD/2）进行比较n优点：互连线的电压摆幅可以通过调整脉冲EN宽度进行精确控制n缺点：EN宽度与互连线摆幅的关系与负载电容CL有关，驱动器不工作时互连线浮空差分放大器14.7 互连延时优化 电流模式传输电压模式传输系统电压模式传输系统n输入：电压VDD代表逻辑1，电压0代表逻辑0，传输信号摆幅VDDn输出：将互连线电压与开关阈值（VDD/2）进行比较n缺点：电源噪声对输入信号和开关阈值均有影响，电压摆幅不能过低n优点：电源噪声作为共模干扰对信号路径无影响，可在很低的噪声容限下工作，电压摆

21、幅可以很低（如100mV）n缺点：静态功耗较大电流模式传输系统电流模式传输系统n输入：注入电流Iin代表逻辑1，注入电流-Iin代表逻辑0，传输电压波2IinZ0n输出：用差分放大器检测在终端电阻RT上的电压14.8 传输线效应 什么是传输线效应？深亚微米工艺缩短门延时，铜互连降低导线电阻电路开关速度足够快，互连电阻比较低导线电感支配互连延迟特性信号的上升/下降时间信号波形传播过导线的时间分布rc线分布lc线传输线效应14.8 传输线效应 传输线模型g0i0r0完整传输线完整传输线n考虑r、c、l、gn适用于各种情形有损传输线有损传输线n考虑r、c、ln适用于Al基芯片上导线无损传输线无损传输

22、线n考虑c、ln适用于Cu基芯片上导线及PCB导线n导线单位长度的电阻r、电容c、电感ln导线周边介质的漏导g（对大多数绝缘材料g0)n电压v、电流i，时间t、空间坐标xn电磁波通过介质的传播速度符符号号定定义义14.8 传输线效应 无损传输线n阶跃输入信号沿线的传播速度n传输线单位长度的传播延时n波传播dx距离需对电容cdx充电的电流n传输线的特征阻抗n 夹在两个接地平面之间的导线n 半导体衬底上的导线经经验验公公式式 (与导线的长度及频率无关，对芯片上的导线，Z0=10200)14.8 传输线效应 信号波形的传输速度注：大多数介质材料的相对导磁率r1实例:信号传播过印制板上的20cm长导线

23、，所需时间1.5ns信号传播过芯片上的10cm长导线，所需时间0.65ns14.8 传输线效应 信号反射与终端阻抗终端阻抗决定了当波到达导线末端时有多少比例被反射反射系数终端信号幅度反射电压、电流入射电压、电流终端电阻线的特征阻抗传输线终端阻抗信号源阻抗线特征阻抗输入信号14.8 传输线效应 不同终端时传输线的特性信号源内阻的 影响3.经tflight返回源端，亦发生近全反射（=2/3），使波幅增加2/3倍4.依次类推，直至波幅达到5V14.8 传输线效应 传输线瞬态响应:斜格图1.5V输入信号中只有一部分注入到传输线中2.经tfight到达末端，然后发生全反射（=1)，使波幅加倍14.8 传

24、输线效应 输入信号上升时间的影响14.8 传输线效应 电容终端情形14.8 传输线效应 有损传输线传输方式与无损传输线相似，但幅值沿传输线不断衰减n输入信号的上升或下降时间传输线的飞行时间：n对1cm的芯片上导线，tr150nsn对50cm的PCB导线，tr8nsn导线的总电阻传输线的特征阻抗：n导线长度满足条件（由上面两个限制决定）：n传输线无损条件：14.8 传输线效应 何时需考虑传输线效应？实例：实例：AI1层导线层导线WcZ0Lmaxtrmax1.0m110aF/m604000 m67ps10m380aF/m1711.3mm188ps14.8 传输线效应 抑制传输线效应:阻抗匹配Z0Z

25、LZ0Z0Z0ZS在导线源端串联匹配阻抗在导线源端串联匹配阻抗在导线末端并联匹配阻抗在导线末端并联匹配阻抗14.8 传输线效应 匹配阻抗的获得:方式n利用MOSFET实现阻抗，通过调整FET尺寸实现阻抗的匹配n0.25m CMOS工艺，W=53m的nFET与W=135m的pFET组合可实现50的阻抗OutMrVDD14.8 传输线效应 匹配阻抗的获得:问题1n问题问题：FET阻抗随工艺、电压、温度的变化高达100，而匹配阻抗的精度要求为10n对策对策：分段线匹配驱动器。改变尺寸系数si来调整每一分段电阻的大小，控制ci电平来决定每一分段是否接入（i=1，2，n）Z0c1c2s0s1s2sncn

26、ZLGNDVDDIn14.8 传输线效应 匹配阻抗的获得:问题2n问题问题：FET阻抗并非线性，电阻随电压的变化而变化n对策对策：采用nFET-pFET对来代替单管0.51PMOS with-1V biasNMOS-PMOSPMOS onlyNMOS only1.5VR(Volt)22.501.111.21.31.41.51.61.71.81.92OutMrVDDOutMrVDDVbbOutMrpMrnVDD线性阻抗区归一化的电阻14.9 串扰 基本概念n串扰Crosstalk：两条互连线间距很近时，一条线上的脉冲电压通过寄生电容耦合(或电感耦合,但在目前的工艺中不重要）在另一条线上引起寄生信

27、号。n串扰的大小取决于线间耦合电容的大小(Cc)以及线间电压差随时间的变化速率(dV12/dt)。14.9 串扰 线间耦合电容 线间距S越小耦合电容越大串扰越严重单位长度耦合电容总耦合电容14.9 串扰 2线间耦合等效电路梯形等效电路形等效电路2条平行互连线形等效电路3条平行互连线14.9 串扰 3线间耦合等效电路 线上线上电荷电荷解析表示矩阵表示 电流电流方程方程14.9 串扰 3线间耦合模型总的平板电容总的平板电容底部及边缘的影响侧面的影响四角的影响14.9 串扰 层间串扰:平板电容总的重叠电容总的重叠电容Metal2Metal1为了使重叠面积尽量小，版图设计时应使相邻两层连线交叉时相互垂

28、直14.9 串扰 层间串扰:重叠电容14.9 串扰 对浮空线的串扰扰动线（高摆幅时产生的扰动大）浮空线（低摆幅时对扰动敏感）实例动态电路中的预充电节点动态电路中的预充电节点线间耦合电容n浮空线串扰特点：干扰电压留存，并可能与后续干扰叠加而产生更糟的影响！n常见浮空线：动态存储器、片上总线、动态逻辑电路中的预充电节点等0.5fF6fFCYCXYVDDPDNCLKCLKIn1In2In3YX2.5 V0 V3 x 1 mm覆盖14.9 串扰 对被驱动线的串扰n被驱动线串扰特点：干扰电压随时间变化，最终会趋于0n当trxy时，Vy随时间的变化按时间常数xy而指数衰减；当trxy时，Vy随时间的变化有

29、一峰值，峰值高度随tr而n驱动源阻抗Ry xy 串扰 扰动线（高摆幅时产生的扰动大）被扰动线（低摆幅时对扰动敏感）14.9 串扰 抑制串扰的途径n尽量避免节点浮空n对串扰敏感的节点（低摆幅、浮空）应尽量远离全摆幅信号线n在时序允许的前提下，尽量加大信号的上升（下降）时间，但会使开关功耗加大n在敏感的布线网络中采用差分信号传输方法，使串扰信号成为不影响电路工作的共模信号源n相邻（同层，异层）导线尽量不要平行，相邻层尽量垂直走线，平行走线尽量远离n在两个信号线之间加一条屏蔽线，或者在两个信号层之间加一个屏蔽层，屏蔽线或屏蔽层接GND或VDD，使线间电容成为接地电容，但会增加电容负载14.9 串扰

30、抑制串扰的布线方式线间、层间加屏蔽密集型布线结构（DWF）VDDSignalGNDGNDGNDShieldingwireSubstrate(GND)ShieldinglayerVDD14.9 串扰 串扰对延时的影响假定X、Y、Z上的信号同时翻转n最坏情形最坏情形X、Z翻转方向相同且均与Y相反Cc两端的电压摆幅是信号摆幅的2倍等效电容负载为CL=CGND+4Cc串扰使延时增加n最好情形最好情形 X、Z、Y翻转方向相同Cc两端的电压不变等效电容负载为CL=CGND串扰对延时无影响Y对地电容线间耦合电容 串扰对电路延时的影响不仅与线串扰对电路延时的影响不仅与线间耦合电容的大小有关，还与信间耦合电容的

31、大小有关，还与信号的时序有关号的时序有关14.9 串扰 串扰对延时的影响:实例N位平行总线：位平行总线：假定所有输入同时翻转，但翻转方向可以不同。第k条导线的传播延时可表示为因串扰而引入的延时比例系数，与相邻的第k-1条和第k+1条导线的翻转状况有关导线对地电容导线电阻驱动器的等效电阻最好情形最好情形最坏情形最坏情形14.9 串扰 抑制串扰延时的途径n电路优化：针对延时的瓶颈单元n版图优化：加入屏蔽线和屏蔽层n布线结构优化：采用预定义、保守的布线结构n时序优化：消除或避免引起最坏情形的导线翻转 通过给总线插入编解码，可消除通过给总线插入编解码，可消除“有害有害”的翻转，但会增加额外的翻转，但会

32、增加额外的硬件和延时开销，要综合考虑的硬件和延时开销，要综合考虑EncoderDecoderBusInOut14.10 布局布线布局布线 布局要求n布局要求布局要求n总面积尽量小n总连线长度尽量短n外轮廓尽量接近方形n尽量分块化、层次化需布局的逻辑块及其连接关系初始布局结果分块化分块化层次化层次化14.10 布局布线布局布线 可分块布局14.10 布局布线布局布线 不可分块布局n全局布线：确定各单元块之间的连接路径n细节布线：确定实现这些路径的物理信息14.10 布局布线布局布线 布线步骤n连线搜索：从起点到终点，寻找并确定布线路径n迷宫布线：在从起点到终点的所有可能路径中，寻找最短路径14.10 布局布线布局布线 栅格布线模型14.11 片上网络 概念nInternetn对于给定的范围和大量连接点能够一直正确地工作n有一个思考周密的协议层，将功能、性能和可靠性方面的考虑分割开并相互独立nNetwork on a chipn将互连线看作是通信信道，由互连网络动态地决定数据包何时、何路径进行传输n引入纠错/重发机制，允许传输信号出错END 第14章 互连14.2 互连线延时模型 互连线电阻与电容3.1 集成电路物理结构 分布电容和分布电阻单位单位3.1 集成电路物理结构 互连的三维效应