Quartus-II使用教程-完整实例2.doc

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1、|Quartus 入门教程（一个 Verilog 程序的编译和功能仿真）Quartus 是 Altera 公司推出的专业 EDA 工具，支持原理图输入、硬件描述语言的输入等多种输入方式。硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。接下来我们对这种智能的 EDA 工具进行初步的学习。使大家以后的数字系统设计更加容易上手。第一步：打开软件 快捷工具栏：提供设置（setting） ，编译（compile）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。 菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。 信息栏：编译或者综合整个过程的详细信息显示窗

2、口，包括编译通过信息和报错信息。快捷工具栏信息栏菜单栏工作区资源管理窗口任务管理窗口|第二步：新建工程（filenew Project Wizard）1 工程名称：2 添加已有文件（没有已有文件的直接跳过 next）所建工程的保存路径工程名称 顶层模块名（芯片级设计为实体名） ，要求与工程名称相同如果有已经存在的文件就在该过程中添加，软件将直接将用户所添加的文件添加到工程中。|3 选择芯片型号（我们选择 cylone II 系列下的 EP2C70F896C6 芯片）(注：如果不下载到开发板上进行测试，这一步可以不用设置)4 选择仿真，综合工具（第一次实验全部利用 quartus 做，三项都选

3、None，然后 next）所选的芯片的系列型号快速搜索所需的芯片选择芯片|5 工程建立完成（点 finish）选择第三方综合工具，如果使用 Quartus 内部综合工具则选择 none选择第三方仿真工具，如果使用 Quartus 内部仿真工具则选择 none选择时序分析仪工程建立完成，该窗口显示所建立工程所有的芯片，其他第三方 EDA 工具选择情况，以及模块名等等信息。|第三步：添加文件（filenew VHDL file） ，新建完成之后要先保存。第四步：编写程序以实现一个与门和或门为例，Verilog 描述源文件如下：module test(a,b,out1,out2);input a,b

4、;output out1,out2;assign out1=aassign out2=a | b;endmodule然后保存源文件；第五步：检查语法（点击工具栏的这个按钮 （start Analysis & synthesis） ）我们选择 Verilog HDL File 设计文件格式既选择 Verilog 文本输入形式|点击确定完成语法检查第六步：（锁定引脚，点击工具栏的 （pin planner）(注：如果不下载到开发板上进行测试，引脚可以不用分配)双击 location 为您的输入输出配置引脚。该窗口显示了语法检查后的详细信息，包括所使用的 io 口资源的多少等内容，相应的英文名大家可

5、以自己查阅语法检查成功，没有error 级别以上的错误各个端口的输入输出类型顶层某块的输入输出口与物理的芯片端口想对应|第七步：整体编译（工具栏的按钮 （start Complilation） ）第八步：testbench 仿真(1)仿真环境配置:选择为使用端口选项卡该窗口给出综合后代码的资源使用情况既芯片型号等等信息。|(2)点击菜单栏中 processing,选择 start，选择 start testbench template write。此时会自动生成 testbench 模板到项目文件夹simulationmodelsim 里面，后缀为.vt在 quatusii 界面打开simulationmodelsim 文件夹下的 .vt 文件进行修改编辑，程序如下，修改完毕，保存：|(3) 在项目管理窗器件上右击选择 settings打开如下界面:|点击 按照.vt 内容(Test bench name 要和)填写上面内容, 选择 modelsim 文件夹下.vt 文件