基于FPGA的频率计设计优秀PPT.ppt

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1、 上课支配：每班在上课支配：每班在4 4周内完成周内完成 第第1 1周上课时间：布置任务要求周上课时间：布置任务要求 第第3 3周上课时间：周上课时间：设计问题解析设计问题解析 1-4 1-4周其余时间（周其余时间（1 1、3 3周周一、周周一、周二除外）：周二除外）：试验室周一至周五全天开放试验室周一至周五全天开放（上午（上午,下午下午,晚上），自行到试验室晚上），自行到试验室完成设计任务，并签到考核，作品提完成设计任务，并签到考核，作品提交值班老师检查并作记录；交值班老师检查并作记录；第第4 4周周五考试：闭卷上机操作考试周周五考试：闭卷上机操作考试 第第5 5周周五前：提交论文设计报告周

2、周五前：提交论文设计报告（电子档）（电子档）1 4 4周内必需保持至少周内必需保持至少周内必需保持至少周内必需保持至少2828学学学学时时时时的的的的试验试验试验试验 记录记录记录记录（包括上（包括上（包括上（包括上课课课课4 4学学学学时时时时）,假照假照假照假照试验记录试验记录试验记录试验记录低于低于低于低于2828学学学学时时时时，取消考取消考取消考取消考试资试资试资试资格格格格 考考考考试试试试5050分必需在分必需在分必需在分必需在3030分及以上才具有分及以上才具有分及以上才具有分及以上才具有课课课课程通程通程通程通过过过过的的的的资资资资格，未格，未格，未格，未过过过过者者者者请

3、请请请参与下学期的大参与下学期的大参与下学期的大参与下学期的大补补补补考（开学前两周），考（开学前两周），考（开学前两周），考（开学前两周），否否否否则则则则只能重修只能重修只能重修只能重修 重要提示：重要提示：2试验项目：数字频率计的设计试验项目：数字频率计的设计 指标：指标：1、被测输入信号：方波、被测输入信号：方波 2、测试频率范围为：、测试频率范围为：10Hz100MHz 3、量程分为三档：第一档：闸门时间为、量程分为三档：第一档：闸门时间为1S时，最大读数为时，最大读数为999.999KHz 其次档：闸门时间为其次档：闸门时间为0.1S时，最时，最大读数为大读数为9999.99KHz

4、 第三档：闸门时间为第三档：闸门时间为0.01S时，时，最大读数为最大读数为99999.9KHz4、显示工作方式：、显示工作方式：a、用六位、用六位BCD七段数七段数码管显示读数。码管显示读数。b、接受记忆显示方法、接受记忆显示方法 c、实现对高位无意义零的消隐。、实现对高位无意义零的消隐。3试验项目：数字频率计的设计试验项目：数字频率计的设计 要求要求(1)设计出符合设计要求的解决方案设计出符合设计要求的解决方案(2)设计出单元电路设计出单元电路(3)利用利用EDA软件对各单元电路及整体电路进软件对各单元电路及整体电路进 行仿真行仿真(4)在开发板上实现设计在开发板上实现设计(5)撰写设计报

5、告撰写设计报告4试验项目：数字频率计的设计试验项目：数字频率计的设计 所需学问所需学问 数字频率计的基本原理数字频率计的基本原理 ISE软件的运用（设计输入、仿真、软件的运用（设计输入、仿真、实现）实现）VHDL的运用的运用 可编程逻辑器件（可编程逻辑器件（FPGA）的一般）的一般状况状况5试验项目：数字频率计的设计试验项目：数字频率计的设计 参考资料参考资料各类数字电路教材、可编程逻辑器件各类数字电路教材、可编程逻辑器件设计教材、设计教材、EDA教材、教材、VHDL教材教材Xilinx公司的可编程逻辑器件手册、公司的可编程逻辑器件手册、ISE软件的运用手册、开发板的布局布软件的运用手册、开发

6、板的布局布线资料线资料6试验项目：数字频率计的设计试验项目：数字频率计的设计 u 频率的概念频率的概念u 频率测量方法频率测量方法u 设计方框图设计方框图u 模块设计模块设计7频率的概念频率的概念 所谓“频率”，就是周期性信号在单位时间(1秒)内变更的次数。若在确定的时间间隔T内计数，计得某周期性信号的重复变更次数为N，则该信号的频率可表达为：f=N/T8频率测量方法频率测量方法干脆测量法干脆测量法 被测被测信号信号输入输入闸门闸门计数器计数器放大整形放大整形时基信号时基信号发生器发生器门控门控电路电路T9干脆测量法误差干脆测量法误差 其中其中 称为称为1误差误差称为称为标准频率误差标准频率误

7、差10周期测量法误差周期测量法误差 其中其中 称为称为1误差误差称为称为标准频率误差标准频率误差11设计方框图设计方框图被被测测信信号号输输入入闸门闸门计数器计数器放放大大整整形形门控电路门控电路石英石英振荡器振荡器锁存器锁存器分频器分频器闸门闸门选择选择扫描显示扫描显示限制子系统限制子系统(包括显示包括显示译码译码和扫描限制和扫描限制)闸门闸门选择选择开关开关GateOver被被测测频频率率显显示示GATECLEARLATCH12 分频器的功能是产生所需分频器的功能是产生所需闸门限制信号及扫描时钟信闸门限制信号及扫描时钟信号号 供应的标准信号是供应的标准信号是48MHz 输出四个信号输出四个

8、信号1Hz，10Hz，100Hz，1KHz u分频器分频器模块设计模块设计 13基于计数器方法实现基于计数器方法实现123 4512 3 4 5 1 2clkinclkout10个个 主要语句：主要语句：if clkinevent and clkin=1 then if cnt=5 then cnt=1;clkout=not clkout;else cnt=cnt+1;end if;end if;分频器实现原理分频器实现原理例 if clkinevent and clkin=1 then if cnt=10 then cnt=1;else cnt=cnt+1;end if;end if;end

9、 process;clkmid=conv_std_logic_vector(cnt,4);clkout=clkmid(3);14u闸门选择闸门选择器器 实现对输入的几个闸门信号的手动实现对输入的几个闸门信号的手动选择选择输出被选中的闸门信号以及小数点输出被选中的闸门信号以及小数点的限制信号的限制信号DP1DP1，DP2DP2，DP3 DP3 模块设计模块设计 主要语句示例：主要语句示例：if se1=1 and se10=0 and se100=0 then fref=f1hz;dp1=0;dp2=1;dp1=1;15u测频限制器测频限制器 限制整个频率计各模块的工作限制整个频率计各模块的工作

10、时序时序 产生闸门信号产生闸门信号GateGate，锁存信号，锁存信号LatchLatch以及清零信号以及清零信号Reset Reset 模块设计模块设计 主要语句示例：主要语句示例：if rising_edge(Bsignal)then G1=not G1;end if;if falling_edge(bsignal)thenG2=not G1;end if;gate=G1;latch=G2;16计数器计数器级联级联：分为同步级联和异步级联：分为同步级联和异步级联 同步同步级联原理图级联原理图：17异步异步级联原理图级联原理图：18u 锁存器锁存器 实现了对六位计数结果和实现了对六位计数结果

11、和溢出信号溢出信号over的锁存功能的锁存功能 模块设计模块设计 19设计方框图设计方框图被被测测信信号号输输入入闸门闸门计数器计数器放放大大整整形形门控电路门控电路石英石英振荡器振荡器锁存器锁存器分频器分频器闸门闸门选择选择显示显示限制限制(包括显示包括显示译码译码和扫描限制和扫描限制)闸门闸门选择选择开关开关GateOver被被测测频频率率显显示示GATECLEARLATCHdp1dp220u 显示限制显示限制 用频率用频率1KHz的信号实的信号实现对六位已经锁存的计数现对六位已经锁存的计数结果的扫描输出结果的扫描输出 模块设计模块设计 21精品课件精品课件！22精品课件精品课件！23七段译码小数点限制消隐dpse1se10se100Sel(2:0)led(6:0)Freq_value5(3:0)Freq_value0(3:0)Freq_value3(3:0)Freq_value1(3:0)Freq_value2(3:0)Freq_value4(3:0)数据选择Freq_value0(3:0)Freq_value1(3:0)Freq_value2(3:0)Freq_value3(3:0)Freq_value4(3:0)Freq_value5(3:0)计数器Clk_1khzdp1dp2hide显示限制电路组成：显示限制电路组成：24