触发器和时序逻辑电路.doc

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1、21 触发器和时序逻辑电路上一章介绍的组合逻辑电路，其输出状态完全由当时的输入变量的组合状态决定，与电路的原状态无关。时序逻辑电路的输出状态不仅决定于当时的输入状态，而且与电路原来的状态有关。双稳态触发器是时序逻辑电路的基本单元。21.1 双稳态触发器一、RS触发器以基本RS触发器为例。可由两个与非门组成。和为两个输入端。Q和两个输出端。有两种输出状态:Q=0, =1;Q=1, =0。1.功能分析(1) =0, =1时由=0=1,由=1和=1Q=0。 Q的状态称为触发器的状态。即此时触发器的状态为0。(2) =1, =0时由=0Q=1,再由Q=1和=1=0。即此时触发器的状态为1。(3) =1

2、时分两种情况讨论。原状态Q=0, =1对于与非门G1,由于Q=0=1;对于与非门G2,由于=1, =1Q=0。 原状态Q=1, =0对于与非门G1,由于=1,Q=1=1;对于与非门G2,由于=0Q=1。总之, =1时, 触发器的状态不变。(4) =0时负脉冲到来时,Q=1;负脉冲除去后,Q、状态不定。2.状态表Qn+1功能00不定010置0101置111Qn不变3.逻辑符号4.特点和存在的问题特点:只要在端加一个负脉冲,则Q=0(复位);只要在端加一个负脉冲,则Q=1(置位)。存在的问题:存在不定状态;翻转时间不可控。二、JK触发器JK触发器可克服基本RS触发器存在的问题。以主从JK触发器为例

3、。1.逻辑符号C:时钟脉搏输入端,下降沿有效;、 :复位、置位端,低电平有效;J、K : 触发器输入端。2.状态表JKQn+1功能00Qn保持010置0101置111计数3.逻辑式 4.波形图三、D触发器1.逻辑符号C:时钟脉搏输入端,上升沿有效;、 :复位、置位端,低电平有效;D: 触发器输入端。2.状态表DQn+1功能00置011置13.逻辑式4.波形图 四、触发器的转换根据需要，可将一种触发器转换为另一种触发器。1JK触发器D触发器功能与维阻型相同，但在时钟脉冲的下降沿翻转。2JK触发器T触发器 当T=0 时，CP脉冲作用后状态不变；当T=1 时，CP脉冲作用后，Qn+1=，即具有计数功

4、能。T触发器状态表TQnQn+1功能00Qn保持01Qn保持10计数11计数2D触发器T触发器每来一个CP脉冲就翻转一次，Qn+1=，具有计数功能。例20.1 在图(a)、(b)、(c)、(d)、(e)、(f)各触发器中，时钟脉冲C的波形如图。试分别画出输出端Qa、Qb、Qc、Qd、Qe、Qf的波形。设他们的初始状态均为0。21.2 寄存器寄存器的功能是寄存,并在需要时取出二进制数码。凡是具有记忆功能的触发器都可组成寄存器。一个触发器只能寄存一位二进制数码,要寄存多位二进制数码,就要用多个寄存器。寄存器可分为数码寄存器和移位寄存器两大类。一、数码寄存器以D触发器组成的四位数码寄存器。在清零线加

5、一负脉冲,则Q3Q2Q1Q0=0000。在寄存线加一正脉冲,则Q3Q2Q1Q0=D3D2D1D0。由于数码的各位可同时存入,同时取出,故又称之为并行输入并行输出寄存器。二、移位寄存器有单向和双向移位之分。单向移位寄存器又有左向和右向移位之分。以D触发器组成的四位左向移位寄存器为例。每输入一个移位脉冲,数码就左移一位。能在移位脉冲的控制下,将数码逐位存入寄存器。这种输入方式称为“串行输入”。其输出可串行输出,也可并行输出。串:各位在移位脉冲的控制下,从Q3输出;并:各为直接从Q3Q2Q1Q0输出。21.3 计数器 是一种累计脉冲个数的逻辑部件。种类繁多。安计数功能分:加、减、可逆。安计数的数制分

6、:二进制、八进制、十进制、十六进制、任意进制等。一、二进制计数器以四位二进制(十六进制)为例。状态表:计数脉冲Q3Q2Q1Q0十进制数00000010001120010230011340100450101560110670111781000891001910101010111011111211001213110113141110141511111516000001.异步二进制加法计数器（1）逻辑图（2）波形图异步计数器的各个触发器是由相邻的低位触发器来触发的。由于触发器翻转需要一定的时间，因此,异步计数器的速度较慢。2. 同步二进制加法计数器（1）逻辑图（2）各触发器输入端的逻辑表达式J0=K

7、0=1J1=K1=Q0J2=K2=Q1Q0J3=K3=Q2Q1Q0（3）波形图各触发器的状态变换与时钟脉冲同步，可提高计数速度。二、十进制计数器一位十进制数可用四位二进制码表示。表示的方法很多,最常用的是8421码，其加法计数的状态表为计数脉冲Q3Q2Q1Q0十进制数00000010001120010230011340100450101560110670111781000891001910000001同步十进制加法计数器（1）逻辑图（2）各触发器输入端的逻辑表达式J0=K0=1; J1 = Q3Q0; K1 = Q0；J2=K2 = Q1Q0; J3=Q2Q1Q0; K3 =Q0 （3）波形图

8、把多个十进制加法计数器联接起来,可构成多位十进制加法计数器。2、集成异步十进制计数器以74LS290为例。（1）内部电路（2）清零端和置9端R0(1)和R0(2)全为1时，Q3Q2Q1Q0=0000；R9(1)和R9(2)全为1时，Q3Q2Q1Q0=1001；R0(1)和R0(2)不全为1时，且R9(1)和R9(2)不全为1时，为计数状态。（3）二、五、十进制计数功能二进制计数：数脉冲从C0输入，从Q0输出，FF1FF3不用，则为一位二进制计数器。五进制计数：计数脉冲从C1输入，从Q3、Q2、Q1输出，FF0不用，则为五进制加法计数器。分析如下：各触发器输入端的逻辑表达式为。清零后加入计数脉冲的状态变化如下表技术脉冲J3K3J2K2J1K1Q3Q2Q1001111100010111110012011111010311111101140111011005011111000十进制计数：将Q0与C1连接，计数脉冲从C0输入，从Q3、Q2、Q1、Q0输出，则为十进制加法计数器。分析方法同上。例21.2 试用主从JK触发器组成一个三位异步二进制减法计数器。 解 组成电路如图。设原状态为Q2Q1Q0=111,则其波形图为根据其波形,可知该电路为三位二进制减法计数器。