数字集成电路电路设计全解优秀PPT.ppt

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1、邓军邓军勇勇djyxiyou.edu 第第2 2章章 电路图基础电路图基础CMOS集成电路版图集成电路版图-概念、方法与工具概念、方法与工具11/2/20221CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心第第2章章 电路图基础电路图基础2.12.22.32.42.5 MOS晶体管传输门逻辑门理解电路图的连接关系基本电学定律11/2/20222CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.1 MOS 晶体管晶体管CMOS导通条件导通条件阈值损失阈值损失11/2/20223CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心

2、中心2.1 MOSFET Structure11/2/20224CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心MOSFET Structure11/2/20225CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心NMOS and PMOS with Well11/2/20226CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心导通条件导通条件11/2/20227CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心NMOS单管开关单管开关11/2/20228CMOS集成电路版图集成电路版图西安邮电学院西安邮

3、电学院ASIC中心中心PMOS单管开关单管开关11/2/20229CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS开关开关RETURN11/2/202210CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2 逻辑门（逻辑门（Gate）逻辑门逻辑门可以干脆或者可以干脆或者组组合形成布合形成布尔尔逻辑逻辑函函数。几乎任何布数。几乎任何布尔尔逻辑逻辑都可以由都可以由单单个个逻辑逻辑门实现门实现，但通常并不，但通常并不这样这样做。做。反相器反相器与非与非门门或非或非门门复合复合逻辑门逻辑门11/2/202211CMOS集成电路版图集成电路版图

4、西安邮电学院西安邮电学院ASIC中心中心2.2.1 反相器反相器inOut011011/2/202212CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.2 两输入与非门（两输入与非门（NAND2）In1In2Out00101110111011/2/202213CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.3 两输入或非门（两输入或非门（NOR2）In1In2Out00101010011011/2/202214CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.4 CMOS复合逻辑门复合逻辑门同一个组合

5、逻辑可以用不同的电路来实现设计原则包含的门数及管数尽可能的少门的连接关系尽量简洁多用反相门（NAND、NOR等），少用同相门（AND、OR等）设计目标削减芯片面积降低芯片成本缩短互连线提高传输速度11/2/202215CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.4 CMOS复合逻辑门复合逻辑门11/2/202216CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.4 CMOS复合逻辑门复合逻辑门P管：并与串或管：并与串或N管：串与并或管：串与并或S1S2VDDY11/2/202217CMOS集成电路版图集成电路版图西安邮电学院西

6、安邮电学院ASIC中心中心2.2.4 CMOS复合逻辑门复合逻辑门11/2/202218CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.4 CMOS复合逻辑门复合逻辑门11/2/202219CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.4 CMOS复合逻辑门复合逻辑门异或异或门门同或同或门门11/2/202220CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.3 传输门传输门ABOUT00弱弱 001010X11000101110X11弱弱 1IN00001111应用多路选择器多路选择器异或门、同或门

7、异或门、同或门运算电路（如加法器）运算电路（如加法器）时序部件时序部件11/2/202221CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.3 利用传输门实现异或逻辑利用传输门实现异或逻辑11/2/202222CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心镜像电路镜像电路 实现XOR的镜像电路11/2/202223CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心镜像电路镜像电路 实现XOR的镜像电路电路对称版图结构对称11/2/202224CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心镜像电

8、路镜像电路 实现XNOR的镜像电路镜像电路实现11/2/202225CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心准准nMOS电路电路 准nMOS结构nMOS 逻辑电逻辑电路用路用1个个pFET为负载为负载11/2/202226CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心准准nMOS电路电路 准nMOS反相器:输出低电平11/2/202227CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心准准nMOS电路电路 准nMOS反相器:实例11/2/202228CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC

9、中心中心准准nMOS电路电路 准nMOS NAND2/NOR211/2/202229CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心准准nMOS电路电路 准nMOS AOI11/2/202230CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心准准nMOS电路电路 准nMOS特点优优点点电电路路简洁简洁，须须要要FET数少，占用芯片面数少，占用芯片面积积少少 CMOS门门：N个个输输入入须须要要2N个个FET 准准nMOS门门：N个个输输入入须须要要N+1个个FET适用于版适用于版图图面面积积受限或者扇入很大或者速度要求受限或者扇入很大或者速度要求

10、较较快的快的场场合合缺点缺点低低电电平平VOL与与pFET和和nFET的尺寸比有关（有比的尺寸比有关（有比逻辑逻辑）存在静存在静态态功耗（功耗（输输出低出低电电平常，平常，pFET与与PDN形成形成导电导电通道）通道）11/2/202231CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心动态动态CMOS电路电路 基本结构预充电管:提供输出高电平时钟信号：控制电路的工作并实现同步求值控制管:保证预充电期间无静态功耗实现逻辑操作输出电容：包括结电容、扇出门输入电容和布线电容，保持预充电电平11/2/202232CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC

11、中心中心动态动态CMOS电路电路 版图:NAND311/2/202233CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心动态动态CMOS电路（存在的问题）电路（存在的问题）1、输入变量只能在预充电期间变更，在求值阶段必需保持稳定、输入变量只能在预充电期间变更，在求值阶段必需保持稳定 时钟上升沿前时钟上升沿前：Ma、Mb均截止，CL上电荷充满，以保持其高电平 时钟上升沿后时钟上升沿后：Ma导通，Mb截止，CL上的电荷在CL和CA间重新分配，使Vout有所下降电荷分享电荷分享（Charge sharing）FET之间的寄生电容与负载电容分享放电电荷和充电电荷，导致输出电压衰

12、减2、电荷分享电荷分享（Charge sharing）11/2/202234CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心动态动态CMOS（存在的问题）（存在的问题）动态CMOS门的输入若出现10的翻转，就会导致预充电电荷的损失要避开这种损失，应使动态CMOS门在求值时只出现01的翻转，方法是在预充电期间置全部的输入为0在动态CMOS单元之间加1个反相器（多米诺单元）3、多级不能干脆级联、多级不能干脆级联11/2/202235CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心多米诺逻辑多米诺逻辑 多米诺逻辑单元构成基本动态逻辑静态反相器11/2/

13、202236CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心多米诺逻辑多米诺逻辑 基本逻辑门多米诺逻辑门实例11/2/202237CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心多米诺逻辑多米诺逻辑 逻辑链构成11/2/202238CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心多米诺逻辑多米诺逻辑 名称由来只有当全部前级的电平转换已完成，本级才会有动作。预充电求值11/2/202239CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心C2MOS电路电路C2MOS:时钟限制CMOS电路nFET静态逻辑

14、电路静态逻辑电路pFET静态逻辑电路静态逻辑电路三三态态输输出出控控制制11/2/202240CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心C2MOS电路电路 三态反相器11/2/202241CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心C2MOS电路电路 C2MOS门电路使tr使tf11/2/202242CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心C2MOS电路电路 C2MOS门:版图11/2/202243CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心C2MOS电路电路 C2MOS门:特

15、点C2MOS的作用的作用通通过过限制限制逻辑门逻辑门的内部操作，同步通的内部操作，同步通过逻辑过逻辑链链的数据流的数据流C2MOS的不足的不足高阻高阻态态下，下，电电荷泄漏荷泄漏Vout不能永久保持，不能永久保持，其保持其保持时间时间必需必需时钟时钟周期周期 时钟频时钟频率率ffminVout衰减的衰减的缘缘由：由：电电荷泄漏、荷泄漏、亚阈值电亚阈值电流等流等11/2/202244CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心D锁存器电路锁存器电路(传输门实现二选一传输门实现二选一)QDclkclk!clk!clkclkinput sampled(transparen

16、t mode)feedback(hold mode)clk0111/2/202245CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心基于二选一电路的基于二选一电路的D锁存器锁存器正时钟Latch负时钟LatchQ=!clk&Q|clk&DQ=clk&Q|!clk&DQDclk01反馈clk为低时输出等于输入clk为高时输出等于输入QDclk10反馈将反将反馈环馈环路断开路断开实现输实现输入采入采样样11/2/202246CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心主从主从D触发器触发器MasterQMD01Q10SlaveQMDclk01Qc

17、lk10SlaveMasterclkQMQDclkDFFQDclk=0 transparent holdclk=01 hold transparent11/2/202247CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.4 理解电路图连接关系理解电路图连接关系RETURN11/2/202248CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.5 回顾电学基本定律回顾电学基本定律2.5.1 欧姆定律欧姆定律2.5.2 Kirchhoff定律定律Kirchhoff电流定律Kirchhoff电压定律2.5.3 电电阻阻2.5.4 电电容容2.5.

18、5 延延时计时计算算11/2/202249CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.5.1 欧姆定律欧姆定律V=IRMOS管等效管等效电电阻阻11/2/202250CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.5.2 Kirchhoff定律定律Kirchhoff定律定律Kirchhoff电电流定律：流入任一流定律：流入任一电电学学节节点的点的电电流的流的代数和代数和为为零；零；或者，流入或者，流入节节点的点的电电流流总总和等于流出和等于流出节节点的点的电电流流总总和。和。Kirchhoff电压电压定律：在一个定律：在一个闭环闭环回

19、路中的回路中的电压电压降降之和等于之和等于该电该电路外加路外加总电压总电压，即，即，输输入入电压总电压总量量等于等于电电路中全部的路中全部的电压电压降。降。11/2/202251CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.5.3 电阻电阻电电阻即阻即导导体体导电导电的阻力（的阻力（实实力）。力）。在在IC设计设计中中约约定，定，导电层导电层的的电电阻阻值计值计算用每算用每“平平方面方面积积”的阻的阻值值来表示。来表示。“平方面平方面积积”定定义为导义为导体体长长度等于度等于宽宽度度时时的面的面积积。是是导导体体层层的的电电阻率，阻率，单单位是位是/，l是是长长度

20、，度，w是是导导体的体的宽宽度。度。11/2/202252CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.5.4 电容电容电电容是在指定容是在指定节节点和参考点和参考节节点之点之间间每每单单位位电压电压一个物体或一个物体或导导体所能支持的体所能支持的电电荷荷总总量。量。C=A/d11/2/202253CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.5.5 延时计算延时计算导线导线不是一根不是一根简洁简洁的互的互连线连线，而是一个含有，而是一个含有电电阻、阻、电电容等寄生参数的困容等寄生参数的困难难的几何形体。通的几何形体。通常将其等效常将其等效为为一个一个电电阻和一个阻和一个电电容。容。=RC11/2/202254CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.5.5 延时计算延时计算如何使延如何使延时时最小化最小化导体长度最小化导体宽度最优化增加导体和其他参考节点的间距11/2/202255CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心作业作业HOMEWORK11/2/202256