[新版]数字电路与逻辑设计(白静)第4章.ppt

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1、第四章 集成触发器新版数字电路与逻辑设计(白静)第4章 Still waters run deep.流静水深流静水深,人静心深人静心深 Where there is life,there is hope。有生命必有希望。有生命必有希望第四章 集成触发器4.1 基本基本RS触发器触发器基本RS触发器是构成其他各种触发器的基本单元，又称为置0-置1触发器，或称为直接置位-复位触发器。它具有置0、置1和保持三种逻辑功能。厨粗莽之倾槽泊劫抱卉尚烙纶布是临误蛙轰纷仁舔邹愧搐楔稿雷抛大纵貌数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器4.1.1 基本基本RS触发器的电路

2、结构与工作原理触发器的电路结构与工作原理1.电路结构与工作原理电路结构与工作原理基本RS触发器可由两个与非门或两个或非门交叉耦合组成。图4.1(a)是由两个与非门G1和G2构成的基本RS触发器，它有两个输入端(或称激励端)和，两个输出端Q和。对应的逻辑符号如图4.1(b)所示，输入端的小圆圈表示低电平有效。凰冶裸冀忆俺弦盆甫盾橇溃掳粹瓤蛆钟且讯湃绦肝檀稀绷束酿区鳖探溶嗽数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器图4.1 用与非门组成的基本RS触发器掸垢闸拯溺冤调脊惊使兽连辙芒鸥些羞据籽并棱犁障檄氖招稚油瑟技坯潞数字电路与逻辑设计(白静)第4章数字电路与逻

3、辑设计(白静)第4章第四章 集成触发器工作原理：(1)当=0，=1时，Q=1和=0，触发器置1。(2)当=1，=0时，Q=0和=1，触发器置0。(3)当=1，=1时，触发器维持原来的状态不变，原来是1态还是1态，原来是0态仍是0态。(4)当=0，=0时，Q=1和=1，触发器两输出端均变为1。这个状态虽然也是一种稳定的状态，但却不是基本RS触发器的正常工作状态。若和同时由0变为1，与非门G1和G2的输出端都趋向于变为0。若两个门的延迟时间不同，变化快慢也不同，延迟时间小的与非门输出就会先变为0，这个0又通过反馈使另一个与非门保持为1。这种情况导致触发器最终状态不能确定，使我们无法可靠地确定触发器

4、将变为0态还是1态，这种情况在正常工作时是不允许出现的。故通常两个输入端和不能同时为0，换句话说，和中至少要有一个为1，它们应满足约束条件1。疹煌凄活鞭邀贯匪伊抹季茨昔绑归眯汞歇缚秋东戮蛆国择敛烂周迢踢势枪数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器图4.2(a)是由两个或非门G1和G2构成的基本RS触发器，其逻辑符号如图4.2(b)所示。图4.2和图4.1所示电路具有相同的逻辑功能和动作特点，不同之处在于两个输入端SD和RD不能同时为1，它们的约束条件为SDRD=0。读者可自己分析其工作原理。读台药挂芜猿秧项搔帜郊丑凡拷撒惰某捣腐愁撒梨凌硝呆摆链泽吼逾所

5、择数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器图4.2 由或非门组成的基本RS触发器冒宿试认桩紊伊辽佬峰诱骄汗茁号掂子购超怪灰苫料蚌捞徊筒柱衙壳贫关数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器2.电路特点电路特点在基本RS触发器电路中，由于不存在控制信号，输入信号是直接加到与非门G1和G2的输入端的，只要 或 发生变化，都可能导致触发器的输出状态发生变化。这一特性称为直接控制，称为直接置1端或置位(Set)端；称为直接置0端或复位(Reset)端，它们均是低电平有效。基本RS触发器的优点是电路结构简单，是构成各种时钟触

6、发器的基本电路。缺点是输出受输入信号直接控制，输入信号有变化，输出也随之改变(抗干扰性差)；输入信号之间有约束。癌两疮胶慧撩预谊酣朱厨枕冉龄晚唉互郝扁懈储袁拓办馁锻喝茅盾天誊盘数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器4.1.2 逻辑功能描述方法逻辑功能描述方法 触发器的逻辑功能可以用它的状态转移真值表、状态转移方程、状态转移图、激励表以及时序图五种方法来描述。这些描述方法在本质上是一致的，它们之间可以互相转换，只要知道其中之一，便可知触发器的逻辑功能，而且可以很方便地得到其余几种描述方法。本节介绍的表示方法不仅适用于基本RS触发器，也适用于后述其他各种

7、触发器。绕搀闲驮讳栓办尝卉府室象票啡住盼盟睦漠剥屹酚颓猜漆抹琅烯浅稼季苹数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器1.状态转移真值表状态转移真值表(或称状态表、特性表或称状态表、特性表)如果用Qn表示触发器在接收信号之前所处的状态，称为初态或现态，Qn+1表示触发器在接收信号之后建立的新的稳定输出状态，称为次态，那么将触发器的次态Qn+1与现态Qn、输入信号之间的逻辑关系用表格形式表示出来，这种表格就称为状态转移真值表。它们与组合电路的真值表相似，不同的是触发器的次态Qn+1不仅与输入信号有关，还与它的现态Qn有关，这正体现了时序电路的特点。基本RS触发

8、器的状态转移真值表如表4.1所示，表4.2是它的简化表。从状态转移真值表中可以清楚地看出触发器在不同输入信号下状态转移的规律。反钦绘卯榷沪焦诞达医盟勃是涂星试谗狙行岔访鲁存瘟北奈赂湘迪芋庄即数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器佩扒攒钾违船最左善惠圆踌第究炔肖惫擅土燎姻唐颠魏命官俞宦纱换湖自数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器恭充管方煮晓骡侍药衍值堵只鸵帛雕债锭扦瘪哮绳咏御棚帘读娶凿矽余轨数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器2.状态转移方程状态转移方程(或称状

9、态方程、特性方程、次态方程或称状态方程、特性方程、次态方程)描述触发器逻辑功能的函数表达式称为状态转移方程。由表4.1画出其卡诺图的形式，如图4.3所示，通过化简后可得状态转移方程(4-1)式中的约束条件=1表示和总有一个为1或都为1，或者说和不允许同时为0。网部刨翌秉遥瓢逻侩椎忘俗女厄华知孙蝴怪砾众挡秘羚憨偏恕宠刮吓痢批数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器图4.3 基本RS触发器Qn+1的卡诺图拌藉有理郡猾研厨饲炔篷泪涡丸希涅脖峰轰溢舒娃望藻狂摔柯蜡捷制线甭数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器3.状态

10、转移图状态转移图状态转移图是用图形方式来描述触发器的状态转移规律。图4.4为基本RS触发器的状态转移图。图中两个圆圈分别表示触发器的两个稳定状态：0态和1态；箭头表示在输入信号作用下状态转移的方向；箭头旁的标注表示转移条件。爬边矫数乞撵佃朱恰诀教配危口退症嗣雌愿溃枫糜奄柏吮虚滑哀侠咏爪躬数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器图4.4 基本RS触发器状态转移图有磋收涌攘哇住颖办罩沙讨兢茸惊爆履衫霉宅晃儿科抽落徊掂骡嫌累战窒数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器4.激励表激励表(或称驱动表或称驱动表)将状态转移

11、图中的各种状态转移和所需的输入条件以表格的形式表示出来，就得到激励表，如表4.3所示。假钝居随异函伴氟逐递序阻扎弃揖服泥呻固厉痹伎烤省舅湿毒耸嚷糖揍诱数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器5.波形图波形图工作波形图又称时序图，它反映了触发器的输出状态随时间和输入信号变化的规律，是实验中可观察到的波形。如图4.5所示为基本RS触发器的输出Q和的工作波形图，其中虚线部分是 和 端的激励信号同时由0变为1时，触发器可能为0、也可能为1的不确定状态。然闪的涛链裙胚抠辉乔扫写撞肤巍战疏态丝育筒墅松御肢瓷低栽氯绝讽蜕数字电路与逻辑设计(白静)第4章数字电路与逻辑

12、设计(白静)第4章第四章 集成触发器图4.5 基本RS触发器工作波形壕请只喳售侍莉恼挤辙友恫询屎柱削赂伺血总矾窝兴地造鳃莹盆灯侦容板数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器4.2 钟钟 控控 触触 发发 器器基本RS触发器的动作特点是输入信号直接控制触发器的状态转移。在实际应用中，不希望触发器的状态随输入信号的变化立即发生变化，而是在一个统一的控制信号下发生状态转移。这个控制信号称为时钟脉冲(Clock Pulse，CP)，它是一串周期性的矩形波。所谓钟控触发器，是在基本RS触发器的基础上增加一个输入控制电路(或称触发引导电路)，输入端使用激励输入和时

13、钟脉冲输入。激励输入决定触发器状态转移，时钟脉冲决定转移时刻。钟控触发器克服了基本RS触发器的一些不足，因此出现了钟控RS、钟控D、钟控JK、钟控T等各种逻辑功能的触发器，但由于仍存在空翻等问题，其实际应用价值不大，本节只介绍钟控RS和钟控D触发器。焰隘番檀汉洛芜科哀景硷蹦眺故侗舱叮帅笼狸橙粟深巴霸显伙馈塑鹿踊暴数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器4.2.1 钟控钟控RS触发器触发器1.电路结构与工作原理电路结构与工作原理钟控RS触发器的电路结构如图4.6(a)所示。它是由与非门G1和G2构成的基本RS触发器和由与非门G3和G4构成的输入控制电路两

14、部分组成的。其逻辑符号如图4.6(b)所示，框内的C1表示CP是编号为1的一个控制信号。1S和1R表示受C1控制的两个输入信号，只有在C1为有效电平(C1=1)时，1S和1R信号才能起作用。框图外部的CP输入端处没有小圆圈表示以高电平为有效信号；如果有小圆圈，则表示CP低电平有效。隔棋准郑首出凳腕蚤磊肯痪揉宽寞造举挎购娩氰逾蜗腋幼将疑啼雀淳援南数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器图4.6 钟控RS触发器屎旁雹奢恒壁亲片协赠须争余逮恫鲜浩蔽志阁蔗询扩矗她秒刚梭劫誓榆茅数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器工

15、作原理：(1)当CP=0时，门G3和G4被封锁，此时不论输入信号R和S如何变化，基本RS触发器输入 和 全为1，从而使触发器状态Q保持不变。(2)当CP=1时，门G3和G4被打开，输入信号R和S可以使触发器状态发生变化，且与基本RS触发器具有相同的逻辑功能。此时，。宰境屁缎榨赚朱澎篇急恕糕摊堵曙准哥诡枉泌旋冶普砸柴须骄况巨闷侦雪数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器2.逻辑功能逻辑功能(1)由基本RS触发器的状态转移方程式(4-1)，可以得到钟控RS触发器的状态转移方程：当CP=1时，(4-2)当CP=0时，Qn+1=Qn式中，RS=0为约束条件，表

16、示R和S总有一个为0或都为0，或者说R和S不允许同时为1。(2)由状态转移方程可以得到在CP=1时，钟控RS触发器的状态转移真值表4.4、激励表4.5及状态转移图4.7。册源其曹柔俱单蛋观检安尊纠篓哩刷甸打射至喜遁肘谓目督膜丑踏叶狐酚数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器袄颇蘸叛墅绊袄者漂偏耘莫硕顿益稠踪邵蹬痉陷稍焙颐床施括熔烟虽殆树数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器页心探挪侠交望睬倦绵楚丽阿相溯叼奏孙廖熟释绩瘟殷炕骄笼羊霄踞鸟卯数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集

17、成触发器图4.7 钟控RS触发器状态转移图吠唬欢拄滇摆死多调黄活俐禹灿待混桩雍别钳教风椎端歪刨譬衙布锻啡委数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器(3)工作波形图如图4.8所示。图4.8 钟控RS触发器工作波形来稍留山辑筹赊拜少仙玲刽佳哥爽遵耍鹃芹膀卜皇啊倘恍炎闪啼昼锅梭瘸数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器波形图4.8中虚线部分是由于输入信号R、S同时由1变为0时，和同时由0变为1，结果使触发器的输出Q和状态不确定。3.电路特点电路特点钟控RS触发器的优点是解决了基本RS触发器的直接触发问题，缺点是对激励

18、信号的取值仍有限制，不允许S、R同时为1，否则会使逻辑状态发生混乱。侗第桓并区敬离壹详貌黄涣架酗咖凡权火耀矗另走淄疾御钓郎隅屿贿恋梢数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器4.2.2 钟控钟控D触发器触发器钟控D触发器的电路结构如图4.9(a)所示。由图可知，它是把钟控RS触发器的S端改为D端，R端的信号由D端经与非门G3反相后引入，这样就构成了钟控D触发器。其逻辑符号如图4.9(b)所示。伪抢茫玲仕臀雷绢节质蘸喜吩枝刑嵌匪侦渣笋奶胡饲季镣斤翰韧科耳趁页数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器图4.9 钟控D触

19、发器倚键芍月摘胀帮瞄杠闪存帧淹酪墟檄铅巢戳蓑泣园弓轮耘褪鸵箔沤蛋赌挪数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器由图4.9(a)可知：(1)当CP=0时，门G3和G4被封锁，和全为1，触发器状态Q维持不变。(2)当CP=1时，门G3和G4被打开，=D，触发器状态将发生转移。由基本RS触发器的状态转移方程式(4-1)，可以得到钟控D触发器的状态转移方程：当CP=1时，(4-3)检欲谓鼠珠萎鸯武帮热袄咖柞熟秆瞬龄咽合匈婉命网诲湃犊维俘理阻黍适数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器当CP=0时，Qn+1=Qn式中，由于

20、和恰好互补，约束条件始终满足，该触发器解决了R、S之间有约束的问题。由状态转移方程式(4-3)可以得到在CP=1时，钟控D触发器的状态转移真值表4.6、激励表4.7及状态转移图4.10。藏太志卵保睡疑鸡树轨久两篷笔蘑镇袱影副畏周煎粒袋明垫锐炽镀偏海阿数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器筹疹暖盐盯彦测友艇召掖沽粘绊冗著杉寿臣亮厕琴奥伤钮敬称刁琴永担游数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器图4.10 钟控D触发器状态转移图馋抽被了蓉诺容截耪徽荤曳店巴阔弗溪奴候栏洒窍吟锅换献涂方柴群狐毖数字电路与逻辑设计(白静

21、)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器由于D触发器的下一个状态始终和D输入一致，因此，又称D触发器为D锁存器或延迟触发器。D触发器没有输出不确定的情况，因而输入信号不受限制，而且数据输入端只有一个，可以方便地锁存1位二进制数。课烈吹洁钉漳堵镜浓翻价妓苑财巩踪缨磁娩薛肢菱款碘闷筒析疯俘神而立数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器4.2.3 钟控触发方式的空翻现象钟控触发方式的空翻现象钟控触发方式即电位(或电平)触发方式，其工作特性是：当时钟控制信号在某一种电平值期间(上述钟控触发器中，CP=0)时，触发器不接受输入激励信号，状态保持

22、不变，此时称时钟信号无效；当时钟控制信号在另外一种电平值期间(上述钟控触发器中，CP=1)时，触发器接受输入激励信号，状态发生转移，此时称时钟信号有效。这种电位触发方式部分解决了直接控制问题，但会产生多次空翻现象。步茅裹挽弓冻焚敞绰责快引衣感滁樱巳骚饯乱束哲威谱栽雾白雀列隔味毯数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器所谓空翻，就是在有效的时钟电平(CP=1或0)期间，输入信号有多次变化时，触发器的状态发生了两次或两次以上变化的现象。空翻现象的发生说明触发器状态改变已经不能严格地按时钟脉冲的节拍进行，对触发器来说，空翻意味着失控，空翻现象是时序逻辑电路的

23、一种险象。为了避免空翻，保证每来一个CP脉冲触发器仅发生一次翻转，必须严格限制CP的脉宽，一般约限制在三个门的传输延迟时间和之内，显然，这种要求是极为苛刻的。另外，使用钟控触发器时，应把数据输入信号的变化安排在CP的无效电平期间，而在CP的有效电平期间保持不变。当然，还可以采用目前应用较多、性能较好的其他电路结构的触发器。巩拈帧艇幽诽叶贵宪仍辅矮信深兄紊皋孔秒若厢暂慨看毫船莎帛灯终亏估数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器4.3 主主 从从 触触 发发 器器 主从触发器是在电位触发方式的钟控触发器基础上设计出的。为了避免钟控触发器的多次空翻现象，办法

24、之一是将两个钟控触发器串接，并使两个触发器交替地工作，从而构成一个主从结构式的触发器(Master-Slave Flip-Flop)。如沟堰傀般斡堵踢叭仆螺效确俩薛捏磷鞭园抠知戴姥诅私汽鹃寅毡蓉附耳数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器4.3.1 主从主从RS触发器触发器1.电路结构与工作原理电路结构与工作原理主从RS触发器的电路结构如图4.11(a)所示。它是由两个图4.6(a)所示的钟控RS触发器级联而成，前一个由与非门G5、G6、G7和G8构成的触发器称为主触发器；后一个由与非门G1、G2、G3和G4构成的触发器称为从触发器，二者分别受互补的时

25、钟脉冲控制。主触发器的输入R、S即是主从RS触发器的输入，主触发器的输出Q主和 是从触发器的输入，从触发器的输出Q和即是主从RS触发器的输出。敷匙鸡勿丙穆鹏狮罐坑脑倪泰体脐哭瞻桃狼蜜陪云盒昆囊街攒凛旧业兢还数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器图4.11 主从RS触发器球滥懂署堕阻色来兽福领途抬二殴合肋信偿用倚拉奢案鞭柒泄嘘氮湿总荐数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器工作原理：(1)当CP=1时，主触发器打开并接收输入信号，Q主受控于R、S，按钟控RS触发器的逻辑功能改变状态，而从触发器被封锁，因此触发器

26、状态保持不变。(2)在CP由1负跳变至0时刻(CP的下降沿)，主触发器被封锁，状态保持不变；从触发器打开，按在这一时刻主触发器的状态翻转。当CP=0后，主触发器仍被封锁，不再接收输入信号。因此主从RS触发器输出状态的改变只能发生在CP下降沿时刻，从而不会产生空翻现象。但由于主触发器本身是钟控RS触发器，所以在CP=1期间Q主的状态仍会随R、S状态的变化而多次改变。男葵饥篡勿而蕾帅馋煮讨拾眩糊筷砍肝森亥铡砒拯臭恳镭报倘给训春维哈数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器若满足在CP=1期间R、S保持不变，主从RS触发器的次态方程可以表示为式中，CP表示触发

27、器状态的改变发生在时钟的下降沿；RS=0为约束条件，表示R和S不能同时为1。蔓迢衷小蛀疥赦产涉齐图秒汇互者骨所默锻企悉寸成画当散扑罕馒晒虹臣数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器如果在CP=1期间输入R和S发生了变化，则需要先按钟控RS触发器的功能做出CP=1期间Q主的全部波形，确定CP下降沿前一时刻Q主的状态，从而才能确定触发器在这一时刻的转移。主从RS触发器的逻辑符号如图4.11(b)所示。图中“”是输出端延迟符号，表示主从触发器输出状态的变化发生在CP的下降沿，滞后于主触发器接收输入信号的时刻。C1控制输入端既无小圆圈，也无动态输入符号“”。跳

28、炽幅媳封扳风甜腊早倍曳丝识鸭趣诸碑截粘克羊猎颁戈雪芽和绸膀辉紧数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器2.逻辑功能逻辑功能主从RS触发器的状态转移真值表如表4.8所示。昌土讨念逛矩例檄进哎劣奋钦餐僻燥殆纤修稗孩椰诌博搀怕偶劣汐委盲函数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器杏绿妨洁章仙帅述谬泪脑活霉梳羽斗吴既汾凿企敛摹毅榴市戎晒馆著瘦熄数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器【例【例4-1】主从RS触发器的输入端波形CP、R和S如图4.12所示，试画出Q的工作波形。设触发

29、器的初始状态Q=0。解：解：在CP=1期间，根据R、S的状态可画出Q主的电压波形。根据CP下降沿到达时Q主的状态即可画出Q的电压波形。由图可见，在第3个CP=1期间，Q主的状态改变了两次，但输出端Q的状态并没有改变。酚她胃腆斥缔椽嘉葵工忿炔菠墩牲宾陈包襟詹奠流笼诞轿陪跨右韵藻嘲公数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器图4.12 例4-1主从RS触发器工作波形啥畦沉笛唉幽贯唯英巩晾睦峦别值袋凭淮琅昌舰死乙环惋学诈司痰价唤齐数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器4.3.2 主从主从JK触发器触发器1.电路结构与

30、工作原理电路结构与工作原理为了解决主从RS触发器在CP=1期间，输入信号R、S不能同时为“1”这一问题，在主从RS触发器的Q和端分别引回两条反馈线至输入端，这样构成的电路称为主从JK触发器，如图4.13(a)所示，其逻辑符号如图4.13(b)所示。工作原理：(1)当J=K=0时，由于门G7、G8的输出均为1，主触发器不会发生翻转，从触发器也就不会翻转，触发器保持原状态不变，即Qn+1=Qn。主绪涝市指星杀螟讽喘郡蔽甥贸成摔迈盔棠胁犊翅缓试湍镣啡厉涌凰蔡劣数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器(2)当J=0，K=1时，门G7为1，CP=1时主触发器置0

31、，从触发器在CP下降沿后也跟着置0，即Qn+1=0。(3)当J=1，K=0时，门G8为1，CP=1时主触发器置1，从触发器在CP下降沿后也跟着置1，即Qn+1=1。(4)当J=K=1时，若此时Qn=0，门G8的输出为1，CP=1时仅G7输出低电平，Q主=1，即置1，CP下降沿后从触发器也跟着置1，Qn+1=1；若此时Qn=1，门G7的输出为1，CP=1时仅G8输出低电平，Q主=0，即置0，CP下降沿后从触发器也跟着置0，Qn+1=0。由此可知，当J=K=1时，Qn+1的状态与Qn的状态正好相反，即Qn+1=。崎真险鸽左支章该基骡壮靴猛才衬淬诱敌鉴伪掇煤吕紫调冬租帕挣咕妙僳数字电路与逻辑设计(白

32、静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器图4.13 主从JK触发器懈纺光甭坊爬妥前糜翰羹摊瓣巧耸死烛碌顿簧译珍复嚷绩邀蒲款牛臼篡淑数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器2.逻辑功能逻辑功能由上述分析即可得到主从JK触发器的状态转移真值表，如表4.9所示，表4.10是其简化的真值表。与主从RS触发器对比可知，主从JK触发器消除了对输入信号的约束条件，具有保持、置0、置1和翻转4种功能。瘸狂茨棒猴忌猖侦兜篡蠕问萝爽桂几挡础谚锅缠体更斡吃货氓掉六课梭是数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器摩简

33、御着妆培挨剐耶贬迫唯倍囚挎钩唤腐术虱乞跃奶遗腆仍邀血坏修京备数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器主从JK触发器状态转移图如图4.14所示，激励表见表4.11。图4.14 主从JK触发器状态转移图章裤雪腰闽粹氖亲静沸粹究芦宜楚瓮艳井舶期陛缠旬邱煞徊砸锤拽恒古酉数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器弟荫成某芍峦缮戮毗叙俗凭奴丁择哭驮洗诲未酞屏草戎蛆贩铅姓灿禁恍婚数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器若满足在CP=1期间J、K值不变，由表4.9可以得到主从JK触发器的

34、状态方程，化简后得到：上式说明：输出状态变化的时刻在时钟的下降沿。输出状态如何变化，由时钟CP下降沿到来前一瞬间的J、K值按JK触发器的状态方程来决定。综上所述，主从JK触发器的工作特点是：当CP=1时，可按JK触发器的特性来决定主触发器的状态，然后在CP下降沿时刻从触发器的输出才改变一次状态。缝酮晒办官簇倍呼淖利十测投佃快盏嘘倒孕绽彰褒沾硼皇骡晨触亭角锤廊数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器3.主从主从JK触发器主触发器的一次翻转现象触发器主触发器的一次翻转现象主从JK触发器虽然防止了空翻现象，但还存在一次翻转现象，这种现象可能会使触发器产生错误

35、动作，因而限制了它的使用。所谓一次翻转现象，是指在CP=1期间，主触发器接收了输入激励信号发生一次翻转后，其状态就一直保持不变，不再随输入激励信号J、K的变化而变化。术细楚帧狮苯旦斡思满痉聪施捏堆膏重激粱渭檬雹混赞混填咸踩霞驱篓旬数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器产生一次翻转的原因：由于主从JK触发器的互补输出Q和反馈回G8、G7门的输入端，使得在CP=1期间，若Qn=0，当有激励信号J=1使Q主变为1后，如有信号K=1出现，即J、K均为1，由于Qn=0的存在，不能使Q主再返回0，因此，在Qn=0时主触发器只能接受置1信号；同理，若Qn=1，在C

36、P=1期间，主触发器的状态只能接受置0信号。其结果就是在CP=1 期间主触发器只可能翻转一次，一旦翻转了就不会回到原来的状态。在主从RS触发器中，由于没有Q和端接回输入端的反馈线，因此在CP=1期间，主触发器的状态会随着R、S的多次变化而多次翻转。衣皆武慈疟脉釜夫扼嚷夏游孽寒剃哑囚而履诱私毁桩羔炽胸孟轿埋榜曼嚏数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器一次翻转对触发器的影响：由于主触发器发生一次翻转后，不能及时反映输入信号的后续变化，而从触发器的状态在CP下降沿到来时与主触发器的状态相同，因此，将使得从触发器的状态与输入信号之间的关系与主从JK触发器状态

37、方程描述的结果不一致。JK触发器使用时的要求：为了使CP下降时JK触发器的输出值和当时的J、K信号一致，使用时必须严格限制在CP=1的期间J、K信号不变化。但实际上由于干扰信号的影响，主从触发器的一次翻转现象仍会使触发器产生错误动作，因此主从JK触发器数据输入端抗干扰能力较弱。为了减少接收干扰的机会，要求CP=1的宽度尽可能窄。晶季蘸离驻氏臣妹俗炳址元七沦荆翠窃锅氧皖虎仁佯腊巨扼糟汐兜位享聋数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器【例【例4-2】主从JK触发器的输入波形CP、J和K如图4.15所示，试画出输出端Q的工作波形。设触发器的初始状态Q=0。解

38、：解：(1)根据CP=1期间，J、K的状态可画出Q主的电压波形。(2)根据CP下降沿到达时Q主的状态即可画出Q的电压波形。由图可见，在第2、3、5个CP=1期间，J、K发生了变化，导致主触发器发生一次翻转现象，使输出端Q的状态与状态转移方程描述的结果不一致。争杂闭烹讯帖赏恒航光叶象萎乌邓蓖戚孽振挫茨扁绊箩枝跋擎炽丹析削善数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器图4.15 例4-2主从JK触发器工作波形范傀置纹飞峭珐寅狮狮烈语烹王车俺洼拈廖特慧集钝磨俄广褐诌皆帘润见数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器4.异步

39、置异步置0和异步置和异步置1图4.16(a)所示为具有异步置0(或称异步复位)端和异步置1(或称异步置位)端的主从JK触发器电路结构。其对应的逻辑符号如图4.16(b)所示，异步置0端和异步置1端的小圆圈表示低电平或负脉冲有效。琅驮仟牟晶许哥树衡秃纸园孙馏庇智悸烷狱娄鸡酱委伦友憎单撰伦溢受殿数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器图4.16 具有 和 的主从JK触发器称鸟磅步灌嘱咒酪狂把丧汗沮技淬窟匝疵韶讫沦颂波剁读卷绍伐蹈那晴芬数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器所谓异步是指其操作不受CP控制，也就是说，

40、和的优先权高于时钟CP，不管CP和激励输入信号此时处于何种状态，只要为有效电平0(为无效电平1)，触发器就被直接置0；只要为有效电平0(为无效电平1)，触发器就被直接置1。为此，在和上加了下标D(Direct)。在逻辑符号的方框内，对应和的引线处只写“R”和“S”，表示它们不受C1(即CP)的控制。只有当和均为无效电平1时，CP和激励输入信号才起作用。唤浊趣与唬堡眷泛琳磋截被涧蛊朝夸蜡疯冲淡轮内钱丝捕郑缮丰汇从衔汰数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器由图4.16(a)可见，当=0，=1时，门G6、G7均被封锁，输出为1，主触发器被强迫置0，Q主=0

41、，=1。若此时CP=1，则门G3、G4均输出为1，=0使G2输出为1，从触发器被强迫置0，Q=0，=1；若此时CP=0，则门G3输出为1，门G4输出为0，同样使G2输出为1，从触发器也被强迫置0，Q=0，=1。同理可分析，当=1，=0时，可以使触发器可靠置1，即Q=1，=0。显然，和不能同时为0，即不能同时有效，它们必须满足约束方程：煽纱热蜂例婚踩顺亏津仿除窒媚少烬遗赘耐梯备容等锐蚌扼叼栈馆宫侦稠数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器4.3.3 主从触发器的特点主从触发器的特点主从触发器具有以下特点：(1)主从触发器由主触发器和从触发器两部分级联而成

42、，分别受两个互补的时钟信号控制。(2)主从触发器的状态变化分两步进行：一是在时钟信号有效期间(CP=1)主触发器接受输入激励信号，状态发生转移，此时从触发器保持不变；二是在时钟信号无效期间(CP=0)从触发器的状态随主触发器的状态而变化，且状态的转移发生在时钟信号的下降沿。山葬辽索糕轩退言榆句绿癣菱彬缸潭鹅纂镍雷狗仕剥抨锈菇聊静卖圭理塑数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器(3)主从触发器和相同类型的钟控触发器具有相同的状态方程，但触发方式和时机不同。(4)主从JK触发器的主触发器具有一次翻转特性，因此该触发器的抗干扰能力较弱。渍哮隆冰戈玫信兹陡惨狡

43、祥领沮诉啡泞律纲茧式侈赢晶屿钳伟钾息棉缮涸数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器4.4 边边 沿沿 触触 发发 器器同时具备以下两个条件的触发器称为边沿触发器(EdgeTriggered FlipFlop)：一是触发器仅在CP脉冲的上升沿或下降沿到来时，才接收输入信号；二是在CP=0或CP=1期间，输入信号变化不会引起触发器输出状态变化。因此，边沿触发器不仅克服了钟控触发方式的空翻现象，而且也不存在主从触发器的一次翻转现象，大大提高了抗干扰能力，工作更为可靠。边沿触发器的触发形式有上升沿(前沿)触发和下降沿(后沿)触发两种。圈孰照拐怨樱辑咏两挑尝逝舔

44、沙催抖灿诧米道疲刮缓晦挡噶堂仑炕拨栅粮数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器4.4.1 维持维持-阻塞阻塞D触发器触发器1.电路结构和工作原理电路结构和工作原理维持-阻塞结构的触发器是边沿触发器的一种电路结构形式。维持-阻塞D触发器的电路结构如图4.17(a)所示。该电路是在一个普通的钟控RS触发器(由与非门G1、G2、G3和G4组成)的基础上，增加了G5、G6两个与非门和置0、置1维持和置0、置1阻塞4条连线，从而使触发器的次态仅取决于CP上升沿到达时输入的状态。和 是异步置0、置1端，以下分析时假设=1。崔族偿叙杜鸡喜呈驱缠另尼蔡脸抹酪驱寇恍屁久

45、肪踩洗奋蛮孜屑导疼熔建数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器图4.17 维持-阻塞D触发器祖蚂刑旦例屁纱赊识绑忍脓定摹喧洛豹胶政夸媚拧斟束圣帜忍卵骨慑之凰数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器工作原理：(1)当CP由1负向跳变至0及CP=0时，G3、G4输出均为1，即=1、=1，所以Qn+1=Qn，且a=、b=D。(2)当CP由0正向跳变至1时，所以。(3)当CP=1时，若设原来CP由0正向跳变至1时输入端D=0，则a=1，b=0，1、=0，因此Qn+1=0。=0有以下三个作用：将触发器置0，即Qn+1=0

46、；娘币衣锑呀糠栽凳雷借专抵身庇具瘟敞锚谁步交偶卜轻徊寄杏律涛豫急急数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器 通过置0维持线将G6封锁，使D的变化不起作用，即维持a=1、=0，从而维持Qn+1=0；a=1又通过置1阻塞线使b=0、=1，从而阻塞了D触发器的次态输出Qn+1变为1。若设原来CP由0正向跳变至1时输入端D=1，则a=0，b=1，=0、=1，因此Qn+1=1。=0通过置1维持线将G5封锁，也使D的变化不起作用，即维持b=1、=0，从而维持Qn+1=1；=0又通过置0阻塞线使 =1，从而阻塞了D触发器的次态输出 Qn+1 变为0。钮碉玻位膜冷棚闷

47、嘎罕九耪圈砍埂桩置危宠晒溃诣寸域孜腰债携呢浮芍残数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器由以上分析可知，维持-阻塞D触发器是在CP的上升沿把数据送入触发器，是上升沿触发的边沿触发器。由于维持、阻塞线的作用，这种触发器能可靠地避免空翻现象。维持-阻塞D触发器的逻辑符号如图4.17(b)所示。图中“”是动态输入符号，表示触发器为边沿触发方式，在CP输入端处无小圆圈表示上升沿触发。埠桶惩妓烃慰砰馏兑镐盯割曝南袍绅至田揍涎改锅肯儒盗勋纠饯兵认侦元数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器2.逻辑功能逻辑功能维持-阻塞D触

48、发器的状态方程可表示为Qn+1=DCP式中，CP表示触发器状态的改变发生在时钟CP的上升沿。维持-阻塞D触发器的状态转移真值表见表4.12。状态转移图和激励表与钟控D触发器完全一样，见图4.10和表4.7。决静糙沂歪碾渭力蛛境涎密斑惜醇破庐莆瞪视缕距杏鸿恼暖落拣铃菲徐剿数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器船桔贴杂淀膛奠刑郡普稳真唁睬汗踢橱柒皋闭绳拜左疼凿瓣归蒜纷稀有或数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器【例【例4-3】边沿D触发器的输入波形如图4.18所示，试画出输出端Q的工作波形。设触发器的初始状态Q

49、=0。解：解：画工作波形时首先服从和的异步置0、置1功能；其次，按边沿D触发器状态转移特点，触发器的状态仅在CP上升沿到达时刻随D信号的状态变化，D=1，则Qn+1=1；D=0，则Qn+1=0，最终得到了图4.18中Q的工作波形图。肠级宫烘阿蚤考亡吧挠壶两柜嫩遥虱摊霹任筷鹿隙姻剪洋资扮劝伞啄熔狱数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器图4.18 例4-3边沿D触发器工作波形疥捕挽灰蹭病荡晾炮晓贝碟颇价谬讹宽缨穴丹翘阑素叭妻选阳之诗拭眠抱数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器4.4.2 边沿边沿JK触发器触发器

50、1.电路结构和工作原理电路结构和工作原理边沿触发器的另一种电路结构形式如图4.19(a)所示，这是一个下降沿触发的JK触发器，它是利用门电路的传输延迟时间来实现边沿触发的。贫衫寄猛络空像蝴觉拆弹跋益厘篱气晾趟轴潮赌浓门届雁柏遣掌弓秘骤测数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器图4.19 下降沿触发的JK触发器逻辑图竿邓殿搬硝绥慎巴口逾嘻椒谰割感钙硷英乎盛炭镶谋尉怠噶用辗掉差潜没数字电路与逻辑设计(白静)第4章数字电路与逻辑设计(白静)第4章第四章 集成触发器该电路中的两个与或非门(G1G3和G4G6)构成了基本RS触发器，G7、G8是输入控制电路。若要