最新实验一概述及基本开发环境的学习PPT课件.ppt

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1、实验一概述及基本开发环境实验一概述及基本开发环境的学习的学习课程介绍课程介绍本课程以本课程以工程应用工程应用为重心，以为重心，以“测控技术与嵌入式系统研测控技术与嵌入式系统研究生实践平台究生实践平台”为依托，以为依托，以时域测试时域测试技术为背景，通过软、技术为背景，通过软、硬件的硬件的综合训练综合训练，掌握掌握电子工程设计与应用电子工程设计与应用的基本技能的基本技能。为研一尚未进入教研室的同学提供一个为研一尚未进入教研室的同学提供一个提前学习项目研发提前学习项目研发所需的基础知识及相关研发软件的使用所需的基础知识及相关研发软件的使用。主要内容包括主要内容包括：时域测试的基本概念时域测试的基本

2、概念及系统组成；及系统组成；学习并掌握学习并掌握DSP程序设计和程序设计和FPGA逻辑设计的技能逻辑设计的技能；以以ADC为核心的为核心的数据采集数据采集基本系统；基本系统；以数字示波器系统为设计实例，展开软、硬件方面以数字示波器系统为设计实例，展开软、硬件方面的综合训练的综合训练.该课程中涉及到的相关知识该课程中涉及到的相关知识1、模拟电路相关知识及调试经验（含运放、模拟电路相关知识及调试经验（含运放、BJT、JFET、电源）、电源）2、数字电路相关知识及应用、数字电路相关知识及应用3、FPGA(FieldProgrammable Gate Array)设计设计4、DSP(digital s

3、ignal processor)代码编写及相关硬件知识的学习代码编写及相关硬件知识的学习（含微机原理知识的应用）（含微机原理知识的应用）5、高速数据采集系统基本知识、高速数据采集系统基本知识6、ARM相关知识的学习相关知识的学习7、测试领域相关专业知识：如示波器、数字万用表、信号发生器、测试领域相关专业知识：如示波器、数字万用表、信号发生器实验教学安排 本学期第三周开始，共十周本学期第三周开始，共十周每周一个实验项目，四个班内容一致每周一个实验项目，四个班内容一致多位老师参与，模块化教学多位老师参与，模块化教学成绩组成 课堂实验效果：课堂实验效果：50%50%（现场打分）（现场打分）实验报告：

4、实验报告：30%30%（2 2次）次）课程综合设计报告：课程综合设计报告：20%20%报告提交方法报告提交邮箱：报告提交邮箱：邮件主题：学号邮件主题：学号_姓名姓名_实验实验X 比如：比如：201222080616_张三张三_实验五实验五注意：注意：不按照格式不按照格式提交的邮件将被视为提交的邮件将被视为无效邮件无效邮件第一次：开发环境及相关软件学习第一次：开发环境及相关软件学习时域测试技术综合实验时域测试技术综合实验时域测试技术综合实验时域测试技术综合实验一、实验目的一、实验目的1.了解了解DSP及及FPGA 在时域测试系统中的作用。在时域测试系统中的作用。2.掌握掌握ADI公司公司DSP开

5、发流程以及开发软件开发流程以及开发软件Visual DSP+的使用方法。的使用方法。3.掌握掌握Xilinx公司公司FPGA开发流程以及开发软件开发流程以及开发软件ISE的使用方法。的使用方法。二、实验内容二、实验内容1.练习练习DSP+软件的使用以及程序调试的基本步骤。软件的使用以及程序调试的基本步骤。2.编写简单编写简单DSP乘累加实验代码，熟悉乘累加实验代码，熟悉DSP+软件软件的使用以及程序调试的基本步骤。的使用以及程序调试的基本步骤。3.练习新建练习新建DSP工程的流程方法。工程的流程方法。4.学习学习Xilinx FPGA的的JTAG下载方法下载方法5.结合时钟分频电路结合时钟分频

6、电路Verilog代码，练习代码，练习ChipScope的使用方法的使用方法(选作选作)三、预备知识三、预备知识1.了解了解FPGA架构及架构及DSP基础知识基础知识2.Verilog硬件描述语言硬件描述语言3.C语言语言四、四、实验设备与工具实验设备与工具硬件：硬件：DSP、FPGA嵌入式开发平台，嵌入式开发平台，PC 机机Pentium100 以上。以上。软件：软件：ISE、Visual DSP+五、五、实验原理与说明实验原理与说明1 1、DSPDSP处理器以及其开发工具处理器以及其开发工具Visual DSP+Visual DSP+ADSP-BF531架构Visual DSP+概述Vis

7、ual DSP+Visual DSP+是是ADIADI公司针对公司针对ADSPADSP系系列处理器提供的列处理器提供的软件开发工具软件开发工具。他通。他通过图像窗口的方式与用户进行信息交过图像窗口的方式与用户进行信息交换，程序开发人员可以在窗口中进行换，程序开发人员可以在窗口中进行高效的工程管理，包括在高效的工程管理，包括在编辑、编译编辑、编译和调试和调试之间相互切换，实现高效率的之间相互切换，实现高效率的程序开发。目前程序开发。目前ADIADI公司推出的最新版公司推出的最新版本是本是Visual DSP+5.0Visual DSP+5.0Visual DSP+程序设计流程实验一实验一1.练习

8、DSP+软件的使用以及程序调试的基本步骤（断点、变量观察）。2.编写简单DSP乘累加实验代码，熟悉DSP+软件的使用以及程序调试的基本步骤。3.练习新建DSP工程的流程方法。自行新建visual DSP+工程，编写代码，实现两个数组的乘累加。五、五、实验原理与说明实验原理与说明2.12.1、FPGAFPGA架构架构 CLBSLICE简单的说：1）FPGA就是一个“数字电路（系统）实现平台”，用户可以在这个“数字电路平台”上实现自己的“设计”。2）属于广义上的“嵌入式系统”。嵌入了 时钟模块、存储模块、处理器模块等FPGA开开发发流流程程五、五、实验原理与说明实验原理与说明2.22.2、FPGA

9、FPGA及其开发工具及其开发工具ISEISE JTAG下载工具软件（集成在下载工具软件（集成在ISE中，也可中，也可单独使用）单独使用）注意：本实验平台上涉及到使用的注意：本实验平台上涉及到使用的FPGA有两片，一片是有两片，一片是SPARTAN 3A（X3S400A）在在“采集板采集板”上，另一片是上，另一片是SPARTAN 3E（X3S250E）在在“处理板处理板”上。上。仿真器及下载器的正确连接Verilog HDL实例代码module arb_divider_10000(inclk,clkout);input inclk;outputclkout;reg clkout;reg 17:0

10、 data_con;/根据不同分频值，宽度不一样根据不同分频值，宽度不一样always (posedge inclk)beginif(data_con=4999)begin clkout=clkout;data_con=0;endelse begin data_con=data_con+1;end endendmodule实验二1.学会使用JTAG方式下载FPGA的配置文件（bit文件）2.自行新建FPGA工程，将从FPGA的Y11引脚上输入的50M时钟100分频之后输出到测试引脚（如V1上），利用Chipscope查看分频逻辑的工作状态以及输出的波形(选作)。结束语结束语谢谢大家聆听！谢谢大家聆听！32