第六章-MOS管数字集成电路子系统设计优秀PPT.ppt

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1、第一部分第一部分第一部分第一部分 理论课理论课理论课理论课第一章第一章第一章第一章 绪言绪言绪言绪言 1 11 1 集成电路的发展集成电路的发展集成电路的发展集成电路的发展 1 12 2 集成电路分类集成电路分类集成电路分类集成电路分类 1 13 3 集成电路设计集成电路设计集成电路设计集成电路设计其次章其次章其次章其次章 MOS MOS晶体管晶体管晶体管晶体管 2 21 MOS1 MOS晶体管结构晶体管结构晶体管结构晶体管结构 2 22 MOS2 MOS晶体管工作原理晶体管工作原理晶体管工作原理晶体管工作原理 2 23 MOS3 MOS晶体管的电流电压关系晶体管的电流电压关系晶体管的电流电压

2、关系晶体管的电流电压关系 2 24 MOS4 MOS晶体管主要特性参数晶体管主要特性参数晶体管主要特性参数晶体管主要特性参数 2 25 MOS5 MOS晶体管的晶体管的晶体管的晶体管的SPICESPICE模型模型模型模型第三章第三章第三章第三章 MOS MOS管反相器管反相器管反相器管反相器 3 31 1 引言引言引言引言 3 32 NMOS2 NMOS管反相器管反相器管反相器管反相器 3 33 CMOS3 CMOS反相器反相器反相器反相器 3 34 4 动态反相器动态反相器动态反相器动态反相器 3 35 5 延迟延迟延迟延迟 3 36 6 功耗功耗功耗功耗第四章第四章第四章第四章 半导体集成

3、电路基本加工工艺与设计规则半导体集成电路基本加工工艺与设计规则半导体集成电路基本加工工艺与设计规则半导体集成电路基本加工工艺与设计规则 4.1 4.1 引言引言引言引言 4.2 4.2 集成电路基本加工工艺集成电路基本加工工艺集成电路基本加工工艺集成电路基本加工工艺 4.3 CMOS4.3 CMOS工艺流程工艺流程工艺流程工艺流程 4.4 4.4 设计规则设计规则设计规则设计规则 4.5 CMOS4.5 CMOS反相器的闩锁效应反相器的闩锁效应反相器的闩锁效应反相器的闩锁效应 4.6 4.6 版图设计版图设计版图设计版图设计第五章第五章第五章第五章 MOSMOS管数字集成电路基本逻辑单元设计管

4、数字集成电路基本逻辑单元设计管数字集成电路基本逻辑单元设计管数字集成电路基本逻辑单元设计 5.1 NMOS5.1 NMOS管逻辑电路管逻辑电路管逻辑电路管逻辑电路 5.2 5.2 静态静态静态静态CMOSCMOS逻辑电路逻辑电路逻辑电路逻辑电路 5.3 MOS5.3 MOS管改进型逻辑电路管改进型逻辑电路管改进型逻辑电路管改进型逻辑电路 5.4 MOS5.4 MOS管传输逻辑电路管传输逻辑电路管传输逻辑电路管传输逻辑电路 5.5 5.5 触发器触发器触发器触发器 5.6 5.6 移位寄存器移位寄存器移位寄存器移位寄存器 5.7 5.7 输入输出（输入输出（输入输出（输入输出（I/OI/O）单元

5、）单元）单元）单元第六章第六章第六章第六章 MOSMOS管数字集成电路子系统设计管数字集成电路子系统设计管数字集成电路子系统设计管数字集成电路子系统设计 6.1 6.1 引言引言引言引言 6.2 6.2 加法器加法器加法器加法器 6.3 6.3 乘法器乘法器乘法器乘法器 6.4 6.4 存储器存储器存储器存储器 6.5 PLA6.5 PLA第七章第七章第七章第七章 MOSMOS管模拟集成电路设计基础管模拟集成电路设计基础管模拟集成电路设计基础管模拟集成电路设计基础 7.1 7.1 引言引言引言引言 7.2 MOS7.2 MOS管模拟集成电路中的基本元器件管模拟集成电路中的基本元器件管模拟集成电

6、路中的基本元器件管模拟集成电路中的基本元器件 7.3 MOS7.3 MOS模拟集成电路基本单元模拟集成电路基本单元模拟集成电路基本单元模拟集成电路基本单元 7.4 MOS7.4 MOS管模拟集成电路版图设计管模拟集成电路版图设计管模拟集成电路版图设计管模拟集成电路版图设计第八章第八章第八章第八章 集成电路的测试与可测性设计集成电路的测试与可测性设计集成电路的测试与可测性设计集成电路的测试与可测性设计 8.1 8.1 引言引言引言引言 8.2 8.2 模拟集成电路测试模拟集成电路测试模拟集成电路测试模拟集成电路测试 8.3 8.3 数字集成电路测试数字集成电路测试数字集成电路测试数字集成电路测试

7、 8.4 8.4 数字集成电路的可测性测试数字集成电路的可测性测试数字集成电路的可测性测试数字集成电路的可测性测试其次部分其次部分其次部分其次部分 试验课试验课试验课试验课 1 1、数字集成电路、数字集成电路、数字集成电路、数字集成电路 （1 1）不同负载反相器的仿真比较；）不同负载反相器的仿真比较；）不同负载反相器的仿真比较；）不同负载反相器的仿真比较；（2 2）静态）静态）静态）静态CMOSCMOS逻辑门电路仿真分析；逻辑门电路仿真分析；逻辑门电路仿真分析；逻辑门电路仿真分析；（3 3）设计）设计）设计）设计CMOSCMOS反相器版图；反相器版图；反相器版图；反相器版图；（4 4）设计）设

8、计）设计）设计D D触发器及其版图；触发器及其版图；触发器及其版图；触发器及其版图；（5 5）设计模）设计模）设计模）设计模1616的计数器及其版图（可选）。的计数器及其版图（可选）。的计数器及其版图（可选）。的计数器及其版图（可选）。2 2、模拟集成电路、模拟集成电路、模拟集成电路、模拟集成电路 设计一个设计一个设计一个设计一个MOSMOS放大电路（可选）放大电路（可选）放大电路（可选）放大电路（可选）。章次章次章次章次题目题目题目题目教学时教学时教学时教学时数数数数第一章第一章第一章第一章绪言绪言绪言绪言2 2学时学时学时学时第二章第二章第二章第二章MOSMOS晶体管晶体管晶体管晶体管4

9、4学时学时学时学时第三章第三章第三章第三章MOSMOS管反相器管反相器管反相器管反相器 6 6学时学时学时学时第四章第四章第四章第四章半导体集成电路基本加工工艺与设计规则半导体集成电路基本加工工艺与设计规则半导体集成电路基本加工工艺与设计规则半导体集成电路基本加工工艺与设计规则 6 6学时学时学时学时第五章第五章第五章第五章MOSMOS管数字集成电路基本逻辑单元设计管数字集成电路基本逻辑单元设计管数字集成电路基本逻辑单元设计管数字集成电路基本逻辑单元设计 4 4学时学时学时学时第六章第六章第六章第六章MOSMOS管数字集成电路子系统设计管数字集成电路子系统设计管数字集成电路子系统设计管数字集成

10、电路子系统设计 4 4学时学时学时学时第七章第七章第七章第七章MOSMOS管模拟集成电路设计基础管模拟集成电路设计基础管模拟集成电路设计基础管模拟集成电路设计基础6 6学时学时学时学时第八章第八章第八章第八章集成电路的测试与可测性设计集成电路的测试与可测性设计集成电路的测试与可测性设计集成电路的测试与可测性设计 4 4学时学时学时学时总计总计总计总计3636学时学时学时学时教学进度表教学进度表参考文献参考文献参考文献参考文献1 1 王王王王志志志志功功功功，景景景景为为为为平平平平，孙孙孙孙玲玲玲玲.集集集集成成成成电电电电路路路路设设设设计计计计技技技技术术术术与与与与工工工工具具具具.南京

11、：南京：南京：南京：东南高校出版社，东南高校出版社，东南高校出版社，东南高校出版社，20072007年年年年7 7月（国家级规划教材）月（国家级规划教材）月（国家级规划教材）月（国家级规划教材）.22（美美美美）R.Jacob R.Jacob Baker,Baker,Harry Harry W.W.Li,Li,David David E.E.Boyce.Boyce.CMOS CMOS Circuit Circuit Design,Design,Layout Layout and and Simulation.Simulation.北京：北京：北京：北京：机械工业出版社，机械工业出版社，机械工业

12、出版社，机械工业出版社，2006.2006.3 3 陈陈陈陈中中中中建建建建主主主主译译译译.CMOSCMOS电电电电路路路路设设设设计计计计、布布布布局局局局与与与与仿仿仿仿真真真真.北北北北京京京京：机械工机械工机械工机械工 业出版社，业出版社，业出版社，业出版社，2006.2006.44（美美美美）Wayne Wayne Wolf.Wolf.Modern Modern VLSI VLSI Design Design System onSystem on Silicon.Silicon.北京：科学出版社，北京：科学出版社，北京：科学出版社，北京：科学出版社，2002.2002.5 5 朱朱

13、朱朱正正正正涌涌涌涌.半半半半导导导导体体体体集集集集成成成成电电电电路路路路.北北北北京京京京：清清清清华华华华高高高高校校校校出出出出版版版版社社社社，2001.2001.6 6 王王王王志志志志功功功功，沈沈沈沈永永永永朝朝朝朝.集集集集成成成成电电电电路路路路设设设设计计计计基基基基础础础础电电电电子子子子工工工工业业业业出版出版出版出版 社社社社，20042004年年年年5 5月月月月（2121世世世世纪纪纪纪高高高高等等等等学学学学校校校校电电电电子子子子信信信信息息息息类类类类教教教教材）材）材）材）.6.1 6.1 引言引言引言引言 应应应应用用用用层层层层次次次次化化化化设设

14、设设计计计计方方方方法法法法通通通通过过过过将将将将一一一一个个个个大大大大系系系系统统统统分分分分成成成成若若若若干干干干个个个个子子子子模模模模块块块块的的的的方方方方法法法法降降降降低低低低了了了了设设设设计计计计的的的的困困困困难难难难度度度度。应应应应用用用用分分分分层层层层方方方方法法法法把把把把一一一一个个个个大大大大系系系系统统统统分分分分成成成成若若若若干干干干子子子子模模模模块块块块，然然然然后后后后应应应应用用用用相相相相同同同同的的的的方方方方法法法法把把把把子子子子模模模模块块块块又又又又分分分分成成成成下下下下一一一一级级级级子子子子模模模模块块块块，通通通通过过过

15、过这这这这样样样样的的的的方方方方法法法法直直直直到到到到分分分分到到到到更更更更小小小小部部部部分达到能被处理的困难度为止。分达到能被处理的困难度为止。分达到能被处理的困难度为止。分达到能被处理的困难度为止。图图图图6.1.1 6.1.1 四位数据选择器四位数据选择器四位数据选择器四位数据选择器图图图图6.1.2 6.1.2 四位数据选择器的一级分层结构四位数据选择器的一级分层结构四位数据选择器的一级分层结构四位数据选择器的一级分层结构图图图图6.1.3 6.1.3 四位数据选择器逻辑电路结构四位数据选择器逻辑电路结构四位数据选择器逻辑电路结构四位数据选择器逻辑电路结构图图图图6.1.4 6

16、.1.4 四位数据选择器两级分层结构四位数据选择器两级分层结构四位数据选择器两级分层结构四位数据选择器两级分层结构（b b）逻辑电路）逻辑电路）逻辑电路）逻辑电路（a a）逻辑符号）逻辑符号）逻辑符号）逻辑符号图图图图6.1.5 26.1.5 2选选选选1 1数据选择器数据选择器数据选择器数据选择器6.2 6.2 加法器加法器加法器加法器 ALUALU是是是是中中中中心心心心处处处处理理理理器器器器CPUCPU中中中中一一一一个个个个重重重重要要要要执执执执行行行行部部部部件件件件，它它它它完完完完成成成成算算算算术术术术逻逻逻逻辑辑辑辑运运运运算算算算。而而而而加加加加法法法法器器器器和和和

17、和乘乘乘乘法法法法器器器器（假假假假如如如如须须须须要要要要）又又又又是是是是完完完完成成成成ALUALU中中中中的的的的核核核核心心心心部部部部件件件件，其其其其性性性性能能能能干干干干脆脆脆脆关关关关系系系系到到到到处处处处理理理理器器器器的的的的运运运运行行行行速速速速度度度度。因因因因此此此此，无无无无论论论论是是是是从从从从逻逻逻逻辑辑辑辑设设设设计计计计层层层层次次次次还还还还从从从从电电电电路路路路设设设设计计计计层次，人们都在不断探讨新的逻辑结构和新的电路组态。层次，人们都在不断探讨新的逻辑结构和新的电路组态。层次，人们都在不断探讨新的逻辑结构和新的电路组态。层次，人们都在不断

18、探讨新的逻辑结构和新的电路组态。6.2.1 6.2.1 半加器和全加器半加器和全加器半加器和全加器半加器和全加器表表表表6.2.1 6.2.1 二进制数加法运算规则二进制数加法运算规则二进制数加法运算规则二进制数加法运算规则A Ai i+B+Bi i本位和本位和本位和本位和S Si i进位进位进位进位C Ci+1i+10+00+00 00 00+10+11 10 01+01+01 10 01+11+10 01 1 两两两两个个个个一一一一位位位位的的的的二二二二进进进进制制制制数数数数AiAi和和和和BiBi相相相相加加加加的的的的运运运运算算算算规规规规则则则则如如如如表表表表6.2.16.

19、2.1所所所所示示示示，但但但但留留留留意意意意这这这这里里里里的的的的加加加加号号号号“+”“+”表表表表示示示示加加加加法法法法运运运运算算算算，不不不不是表示是表示是表示是表示“或运算或运算或运算或运算”，1 1半加器半加器半加器半加器表表表表6.2.2 6.2.2 半加器逻辑功能表半加器逻辑功能表半加器逻辑功能表半加器逻辑功能表A Ai i B Bi i本位和本位和本位和本位和S Si i进位进位进位进位C Ci+1i+10 00 00 00 00 10 11 10 01 01 01 10 01 11 10 01 1图图图图6.2.1 6.2.1 半加器逻辑符号半加器逻辑符号半加器逻辑

20、符号半加器逻辑符号 依依依依据据据据半半半半加加加加器器器器的的的的逻逻逻逻辑辑辑辑功功功功能能能能表表表表，可可可可以以以以得得得得到到到到表表表表示示示示半半半半加加加加器器器器输输输输 出出出出 SiSi和和和和 Ci+1Ci+1与与与与 输输输输 入入入入 AiAi和和和和 BiBi关关关关 系系系系 的的的的 逻逻逻逻 辑辑辑辑 函函函函 数数数数 式式式式（6.2.16.2.1）式，）式，）式，）式，（）（）（）（）图图图图6.2.2 6.2.2 半加器内部逻辑电路半加器内部逻辑电路半加器内部逻辑电路半加器内部逻辑电路2 2全加器全加器全加器全加器表表表表6.2.2 6.2.2 全

21、加器逻辑功能表全加器逻辑功能表全加器逻辑功能表全加器逻辑功能表C Ci i A Ai i B Bi i本位和本位和本位和本位和S Si i进位进位进位进位C Ci+1i+10 0 00 0 00 00 00 0 1 0 0 1 1 10 00 1 00 1 01 10 00 1 10 1 10 01 11 0 01 0 01 10 01 0 11 0 10 01 11 1 01 1 00 01 11 1 11 1 11 11 1图图图图6.2.3 6.2.3 全加器符号全加器符号全加器符号全加器符号（）（）（）（）图图图图6.2.5 6.2.5 全加器内部逻辑电路全加器内部逻辑电路全加器内部逻

22、辑电路全加器内部逻辑电路6.2.2 6.2.2 串行数据加法器串行数据加法器串行数据加法器串行数据加法器图图图图6.2.7 6.2.7 串行数据加法器串行数据加法器串行数据加法器串行数据加法器6.2.3 6.2.3 并行数据加法器并行数据加法器并行数据加法器并行数据加法器1 1串行进位加法器串行进位加法器串行进位加法器串行进位加法器 一个八位的串行进位加法器如图所示。数据以并行一个八位的串行进位加法器如图所示。数据以并行一个八位的串行进位加法器如图所示。数据以并行一个八位的串行进位加法器如图所示。数据以并行的方式进入到串行进位加法器的输入端，而它的进位是的方式进入到串行进位加法器的输入端，而它

23、的进位是的方式进入到串行进位加法器的输入端，而它的进位是的方式进入到串行进位加法器的输入端，而它的进位是由低位向高位逐位串行传递的，因此将这种进位方式称由低位向高位逐位串行传递的，因此将这种进位方式称由低位向高位逐位串行传递的，因此将这种进位方式称由低位向高位逐位串行传递的，因此将这种进位方式称不串行进位方式。不串行进位方式。不串行进位方式。不串行进位方式。图图图图6.2.8 6.2.8 八位串行进位加法器结构八位串行进位加法器结构八位串行进位加法器结构八位串行进位加法器结构图图图图6.2.9 6.2.9 四位串行进位加法器四位串行进位加法器四位串行进位加法器四位串行进位加法器2 2超前进位加

24、法器超前进位加法器超前进位加法器超前进位加法器图图图图6.2.11 6.2.11 两个四位二进制数相加运算两个四位二进制数相加运算两个四位二进制数相加运算两个四位二进制数相加运算（）（）（）（）由全加器的功能表也可得到（）式所示的逻辑表达由全加器的功能表也可得到（）式所示的逻辑表达由全加器的功能表也可得到（）式所示的逻辑表达由全加器的功能表也可得到（）式所示的逻辑表达式，式，式，式，（1 1）超前进位产生器）超前进位产生器）超前进位产生器）超前进位产生器设设设设依据（依据（依据（依据（6.2.66.2.6）式，可以递推出（）式，可以递推出（）式，可以递推出（）式，可以递推出（6.2.76.2.

25、7）式，）式，）式，）式，（）（）（）（）（）（）（）（）则得，则得，则得，则得，（）（）（）（）图图图图6.2.13 6.2.13 超前进位发生器超前进位发生器超前进位发生器超前进位发生器（2 2）应用）应用）应用）应用 设计具有设计具有设计具有设计具有PiPi和和和和GiGi输出的全加器，如图所示。输出的全加器，如图所示。输出的全加器，如图所示。输出的全加器，如图所示。图图图图6.2.14 6.2.14 具有具有具有具有PiPi和和和和GiGi输出的加法器输出的加法器输出的加法器输出的加法器图图图图 四位超前进位加法器四位超前进位加法器四位超前进位加法器四位超前进位加法器6.3 6.3 乘

26、法器乘法器乘法器乘法器 乘法是数学运算的基本运算之一，也是数字信号处理乘法是数学运算的基本运算之一，也是数字信号处理乘法是数学运算的基本运算之一，也是数字信号处理乘法是数学运算的基本运算之一，也是数字信号处理中最为重要的运算。目前绝大多数数字信号处理算法经中最为重要的运算。目前绝大多数数字信号处理算法经中最为重要的运算。目前绝大多数数字信号处理算法经中最为重要的运算。目前绝大多数数字信号处理算法经分解后都可以接受乘分解后都可以接受乘分解后都可以接受乘分解后都可以接受乘加运算加以实现。为此，几乎全加运算加以实现。为此，几乎全加运算加以实现。为此，几乎全加运算加以实现。为此，几乎全部的数字信号处理

27、器（部的数字信号处理器（部的数字信号处理器（部的数字信号处理器（DSPDSP）中都集成有特地于乘）中都集成有特地于乘）中都集成有特地于乘）中都集成有特地于乘加加加加运算的电路，即乘法运算的电路，即乘法运算的电路，即乘法运算的电路，即乘法累加（累加（累加（累加（MACMAC）电路，是否具有）电路，是否具有）电路，是否具有）电路，是否具有MACMAC部件是区分部件是区分部件是区分部件是区分DSPDSP和一般和一般和一般和一般CPUCPU的标记之一。的标记之一。的标记之一。的标记之一。图图图图6.3.1 6.3.1 乘法运算乘法运算乘法运算乘法运算6.3.1 6.3.1 简洁乘法器简洁乘法器简洁乘法

28、器简洁乘法器图图图图6.3.2 6.3.2 简洁的四位二进制乘法器简洁的四位二进制乘法器简洁的四位二进制乘法器简洁的四位二进制乘法器 被被被被乘乘乘乘数数数数移移移移位位位位寄寄寄寄存存存存器器器器组组组组F F由由由由七七七七个个个个移移移移位位位位寄寄寄寄存存存存器器器器构构构构成成成成，分分分分别别别别称称称称 为为为为 F0F0、F1F1、F2F2、F3F3、F4F4、F5F5和和和和 F6F6，如如如如 图图图图6.3.36.3.3（a a）所所所所示示示示。乘乘乘乘数数数数移移移移位位位位寄寄寄寄存存存存器器器器组组组组L L由由由由四四四四个个个个寄寄寄寄存存存存器器器器构构构构

29、成成成成，分分分分别别别别称称称称为为为为L0L0、L1L1、L2L2和和和和L3L3，如如如如图图图图6.3.46.3.4（b b）所所所所示示示示。对对对对于于于于被被被被乘乘乘乘数数数数移移移移位位位位寄寄寄寄存存存存器器器器组组组组和和和和乘乘乘乘数数数数移移移移位位位位寄寄寄寄存存存存器器器器组组组组，假假假假如如如如没没没没有有有有数数数数据据据据移移移移进进进进其其其其中中中中某某某某个个个个移移移移位位位位寄寄寄寄存存存存器器器器时时时时，该该该该移移移移位位位位寄寄寄寄存存存存器器器器被被被被置置置置为为为为0 0。（a a）七个被乘数移位寄存器）七个被乘数移位寄存器）七个被

30、乘数移位寄存器）七个被乘数移位寄存器（b b）四个乘数移位寄存器）四个乘数移位寄存器）四个乘数移位寄存器）四个乘数移位寄存器图图图图6.3.3 6.3.3 输入移位寄存器输入移位寄存器输入移位寄存器输入移位寄存器 与门组共由七个与门组成，每一个与门实现两个一位与门组共由七个与门组成，每一个与门实现两个一位与门组共由七个与门组成，每一个与门实现两个一位与门组共由七个与门组成，每一个与门实现两个一位二进制数相乘运算，如图所示。二进制数相乘运算，如图所示。二进制数相乘运算，如图所示。二进制数相乘运算，如图所示。图图图图6.3.4 6.3.4 与门实现二进制数乘法运算与门实现二进制数乘法运算与门实现二

31、进制数乘法运算与门实现二进制数乘法运算图图图图6.3.5 6.3.5 第一个时钟信号时的输入移位寄存器状态第一个时钟信号时的输入移位寄存器状态第一个时钟信号时的输入移位寄存器状态第一个时钟信号时的输入移位寄存器状态图图图图6.3.6 6.3.6 第一个时钟信号时的输出寄存器状态第一个时钟信号时的输出寄存器状态第一个时钟信号时的输出寄存器状态第一个时钟信号时的输出寄存器状态（a a）被乘数寄存器组状态）被乘数寄存器组状态）被乘数寄存器组状态）被乘数寄存器组状态图图图图6.3.7 6.3.7 其次个时钟信号到来时输入寄存器状态其次个时钟信号到来时输入寄存器状态其次个时钟信号到来时输入寄存器状态其次

32、个时钟信号到来时输入寄存器状态（b b）乘数寄存器组状态）乘数寄存器组状态）乘数寄存器组状态）乘数寄存器组状态（a a）相加运算）相加运算）相加运算）相加运算（b b）输出寄存器状态）输出寄存器状态）输出寄存器状态）输出寄存器状态图图图图6.3.8 6.3.8 其次个时钟信号到来时累加过程其次个时钟信号到来时累加过程其次个时钟信号到来时累加过程其次个时钟信号到来时累加过程（a a）被乘数寄存器组状态）被乘数寄存器组状态）被乘数寄存器组状态）被乘数寄存器组状态（b b）乘数寄存器组状态）乘数寄存器组状态）乘数寄存器组状态）乘数寄存器组状态图图图图6.3.9 6.3.9 第三个时钟信号到来时输入寄

33、存器状态第三个时钟信号到来时输入寄存器状态第三个时钟信号到来时输入寄存器状态第三个时钟信号到来时输入寄存器状态（a a）相加运算）相加运算）相加运算）相加运算（b b）输出寄存器状态）输出寄存器状态）输出寄存器状态）输出寄存器状态图图图图6.3.10 6.3.10 第三个时钟信号到来时累加过程第三个时钟信号到来时累加过程第三个时钟信号到来时累加过程第三个时钟信号到来时累加过程（a a）被乘数寄存器组状态）被乘数寄存器组状态）被乘数寄存器组状态）被乘数寄存器组状态（b b）乘数寄存器组状态）乘数寄存器组状态）乘数寄存器组状态）乘数寄存器组状态图图图图6.3.11 6.3.11 第四个时钟信号到来

34、时输入寄存器状态第四个时钟信号到来时输入寄存器状态第四个时钟信号到来时输入寄存器状态第四个时钟信号到来时输入寄存器状态（a a）相加运算）相加运算）相加运算）相加运算（b b）输出寄存器状态）输出寄存器状态）输出寄存器状态）输出寄存器状态图图图图6.3.12 6.3.12 第四个时钟信号到来时累加过程第四个时钟信号到来时累加过程第四个时钟信号到来时累加过程第四个时钟信号到来时累加过程6.3.2 6.3.2 并行乘法器并行乘法器并行乘法器并行乘法器图并行四位二进制数乘法器图并行四位二进制数乘法器图并行四位二进制数乘法器图并行四位二进制数乘法器6.3.3 6.3.3 快速乘法器快速乘法器快速乘法器

35、快速乘法器图图图图6.3.14 6.3.14 快速乘法器结构示意图快速乘法器结构示意图快速乘法器结构示意图快速乘法器结构示意图6.4 6.4 存储器存储器存储器存储器 半半半半导导导导体体体体存存存存储储储储器器器器主主主主要要要要用用用用于于于于存存存存储储储储大大大大量量量量的的的的二二二二进进进进制制制制信信信信息息息息，可可可可分分分分只只只只读读读读存存存存储储储储器器器器（ROMROM，Read-Only Read-Only MemoryMemory）和和和和随随随随机机机机存存存存储储储储器器器器（RAMRAM，RandomRandom动动动动性性性性Access Access

36、MemoryMemory）两两两两大大大大类类类类。MOSMOS型型型型存存存存储储储储器器器器以以以以MOSMOS触触触触发发发发器器器器或或或或电电电电荷荷荷荷存存存存储储储储结结结结构构构构为为为为存存存存储储储储单单单单元元元元。由由由由于于于于MOSMOS电电电电路路路路具具具具有有有有高高高高集集集集成成成成度度度度、工工工工艺艺艺艺简简简简洁洁洁洁等等等等优优优优点点点点，因因因因此此此此目目目目前大容量存储器都接受前大容量存储器都接受前大容量存储器都接受前大容量存储器都接受MOSMOS工艺制作。工艺制作。工艺制作。工艺制作。存存存存储储储储器器器器的的的的主主主主要要要要性性性

37、性能能能能指指指指标标标标是是是是存存存存储储储储容容容容量量量量和和和和存存存存取取取取时时时时间间间间。存存存存储储储储容容容容量量量量是是是是指指指指可可可可以以以以存存存存储储储储的的的的二二二二进进进进制制制制信信信信息息息息量量量量。存存存存取取取取时时时时间间间间是是是是指指指指完完完完成成成成一一一一次读或写操作所须要的时间。次读或写操作所须要的时间。次读或写操作所须要的时间。次读或写操作所须要的时间。6.4.1 ROM6.4.1 ROM 只只只只读读读读存存存存储储储储器器器器ROMROM是是是是数数数数字字字字电电电电路路路路常常常常用用用用的的的的一一一一种种种种功功功功

38、能能能能部部部部件件件件，它它它它不不不不但但但但能能能能存存存存储储储储二二二二进进进进制制制制信信信信息息息息，而而而而且且且且还还还还可可可可以以以以实实实实现现现现组组组组合合合合逻逻逻逻辑辑辑辑的的的的规则逻辑功能。规则逻辑功能。规则逻辑功能。规则逻辑功能。ROMROM由由由由存存存存储储储储矩矩矩矩阵阵阵阵、输输输输入入入入地地地地址址址址译译译译码码码码电电电电路路路路和和和和输输输输出出出出缓缓缓缓冲冲冲冲器器器器几几几几部部部部分分分分组组组组成成成成，如如如如图图图图6.4.16.4.1所所所所示示示示。存存存存储储储储矩矩矩矩阵阵阵阵由由由由一一一一个个个个个个个个存存存

39、存储储储储单单单单元元元元组组组组成成成成，每每每每一一一一个个个个存存存存储储储储单单单单元元元元存存存存储储储储一一一一位位位位二二二二进进进进制制制制信信信信息息息息（0 0或或或或者者者者1 1），这这这这些些些些存存存存储储储储单单单单元元元元沿沿沿沿X X和和和和Y Y方方方方向向向向排排排排列列列列成成成成行行行行和和和和列列列列，形形形形成成成成存存存存储储储储矩矩矩矩阵阵阵阵，所所所所以以以以ROMROM的的的的存存存存储储储储容容容容量量量量也也也也就就就就是是是是行行行行数数数数与与与与列列列列数数数数的的的的乘乘乘乘积积积积。每每每每一一一一个个个个存存存存储储储储单单

40、单单元元元元都都都都对对对对应应应应于于于于一一一一个个个个地地地地址址址址。输输输输出出出出缓缓缓缓冲冲冲冲器器器器限限限限制制制制着着着着数数数数据据据据的的的的输输输输出出出出，只只只只有有有有当当当当输输输输出出出出缓缓缓缓冲冲冲冲器器器器打打打打开开开开时时时时，数数数数据据据据才才才才能能能能从从从从其其其其输出。输出。输出。输出。地址地址地址地址译码器译码器译码器译码器存储矩阵存储矩阵存储矩阵存储矩阵输出缓冲器输出缓冲器输出缓冲器输出缓冲器.A A0 0A ANN地地地地址址址址输输输输入入入入WW2 2NN-1-1WW0 0B B0 0B BM-1M-16.4.1 ROM6.4

41、.1 ROM结构结构结构结构图图图图6.4.2 836.4.2 83位位位位ROMROM的结构的结构的结构的结构6.4.2 RAM6.4.2 RAM1 1六管六管六管六管SRAMSRAM存储单元存储单元存储单元存储单元图图图图6.4.5 6.4.5 六管六管六管六管SRAMSRAM电路电路电路电路图图图图6.4.6 6.4.6 六管六管六管六管SRAMSRAM简化电路简化电路简化电路简化电路图图图图6.4.7 6.4.7 六管六管六管六管SRAMSRAM保持数据保持数据保持数据保持数据2 2三管三管三管三管DRAMDRAM图图图图6.4.8 6.4.8 三管三管三管三管DRAMDRAM电路电路

42、电路电路3 3单管单管单管单管DRAMDRAM存储单元存储单元存储单元存储单元图图图图6.4.9 6.4.9 单管存储单元单管存储单元单管存储单元单管存储单元 单单单单管管管管DRAMDRAM是是是是目目目目前前前前大大大大容容容容量量量量存存存存储储储储器器器器唯唯唯唯一一一一的的的的选选选选择择择择方方方方案案案案。单单单单管管管管存存存存储储储储单单单单元元元元包包包包括括括括一一一一个个个个读读读读写写写写开开开开关关关关管管管管和和和和一一一一个个个个存存存存储储储储电电电电容容容容器器器器，如如如如图图图图6.4.96.4.9所所所所示示示示。利利利利用用用用存存存存储储储储电电电电容容容容器器器器存存存存储储储储数数数数据据据据，假假假假如如如如存存存存储储储储电电电电容器上存有电荷，则表示存储单元存储容器上存有电荷，则表示存储单元存储容器上存有电荷，则表示存储单元存储容器上存有电荷，则表示存储单元存储1 1，否则存储，否则存储，否则存储，否则存储0 0