第6章寄生参数素材优秀PPT.ppt

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1、第六章第六章 寄生参数寄生参数n n寄生电容寄生电容 n n寄生电阻寄生电阻 n n寄生电感寄生电感n n器件的寄生参数器件的寄生参数 n n三种主要的寄生参数：三种主要的寄生参数：寄生电容寄生电容 寄生电阻寄生电阻 寄生电感寄生电感n nparameter scalingparameter scaling：conductances and capacitances scale linearly with width conductances and capacitances scale linearly with width （”widening a wire leads to wideni

2、ng a wire leads to less than a proportional increaseless than a proportional increase in capacitancein capacitance,but,but a proportional reduce in resistancea proportional reduce in resistance,so,so the the RC delay product improvesRC delay product improves.”“P219,CMOS VLSIP219,CMOS VLSI”）resistanc

3、es scale inversely with width resistances scale inversely with width interconnects introduce extra resistance,capacitance,and interconnects introduce extra resistance,capacitance,and delay,degrade of large device performance!delay,degrade of large device performance!need many fingers connected in pa

4、rallelneed many fingers connected in parallel 寄生电容寄生电容n导线之间（同层/不同层）、导线与衬底之间都存在平面电容；上层导线到下层导线、下层导线到衬底之间存在边缘电容。寄生电容寄生电容Capacitance is everywhere.Everything is talking to everything else.n由于尺寸很小，因此这些寄生参数的值也很小。n 对于对电容不敏感的电路，不必担忧；n 不管是CMOS还是双极型，只要涉及高频，寄生会成为问题。n忽视寄生参数会毁掉你的芯片。n 导线尽可能短n削减寄生电容的方法：接受电容最低的金属层n

5、 绕过电路走线寄生电容寄生电容n削减寄生电容的方法-选择金属层n起主要作用的电容通常是导线与衬底间的电容。n如下图，寄生参数可以把电路1的噪声通过衬底耦合到电路2，所以要设法使全部的噪声都远离衬底。寄生电容寄生电容n削减寄生电容的方法-选择金属层n可以通过变更金属层来获得较小的至衬底的电容，通常最高金属层所形成的电容总是最小的。n另外值得留意的是并不是全部工艺的最高层金属与衬底产生的寄生电容都最小,它还与金属层的宽度等其它因素有关。有些工艺中或许是 M2对地的电容要比 M4的对地电容大,所以我们不能只凭直觉来推断,确定要通过具体的计算来确认。寄生电容寄生电容MetalMetalM1M1M2M2

6、M3M3M4M4Min.WidthMin.Width0.80.80.80.82.42.46.56.5Cap/Unit AreaCap/Unit Area (fF/um (fF/um2 2)5 53 32.52.51.51.5Cap 10um wireCap 10um wire40402424666697.597.5n削减寄生电容的方法-选择金属层nModern processes have six or more metal layers.nThe lower layers are thin and optimized for a tight routing pitch.n Middle la

7、yers are often slightly thicker for lower resistance and better current-handling capability.n Upper layers may be even thicker to provide a low-resistance power grid and fast global interconnect.寄生电容寄生电容LayerLayerPurposePurposeMetal 1Metal 1Interconnect within cellsInterconnect within cellsMetal 2/3

8、Metal 2/3Interconnect between cells within unitsInterconnect between cells within unitsMetal 4/5Metal 4/5Interconnect between units,critical signalsInterconnect between units,critical signalsMetal 6Metal 6I/O pads,clock,power,groundI/O pads,clock,power,groundn削减寄生电容的方法-选择金属层nwidening a wire leads to

9、 less than a proportional increase in capacitance,but a proportional reduce in resistance,so the RC delay product improves.nWidening wires also increase the fraction of capacitance of the top and bottom plates,which somewhat reduces coupling noise from adjacent wires.nIncreasing spacing between wire

10、s reduces capacitance to the adjacent wires and leaves resistance unchanged.This improve the RC delay to some extent and significantly reduces coupling noise.寄生电容寄生电容n削减寄生电容的方法 绕过电路走线n在某些电路的上面布金属线,这是在数字自动布局布线中常常会遇到的状况。各层金属相互交叠,所以在反相器、触发器等都存在寄生电容。假如不加以干预的话,只是由布线器来操作,那么就有可能毁了你的芯片。n在模拟电路版图设计中,我们常常会人为的将

11、敏感信号隔离开来,尽量避开在敏感电路上面走线,而只是将金属线走在电路之间,这样寄生的参数就小一些且相对简洁限制。n在数字版图中，90%的导线一起布置，不必关切它们的功能；n而在模拟版图中，对于某些功能可以不在乎寄生电容，而另一些必需留意。寄生电容寄生电容n削减寄生电容的方法 绕过电路走线寄生电容寄生电容n通过电流密度可以选择导线宽度，电流大小还影响单元间的布线方案。n翻开工艺手册,我们常常能看到每层金属线能够承载的电流。通过这个参数我们可以计算所须要的金属层宽度。例如,有一根信号线须要承载 1毫安的电流,而工艺手册注明每微米可以走 0.5毫安的电流,那么这根金属层的宽度至少要2微米。寄生电阻寄

12、生电阻nIR压降：n假设导线的方块电阻Rsqu是0.05,则n R=Rsqu*L/W n =0.05*（2mm/2um）n =50 n V=IRn =50*1mAn =50 mVn 所以计算得知电压为50毫伏。它对于一个电压特别敏感的电路来讲就会有很大的影响。假如这条导线的压降不能超过10毫伏,明显这个设计就是失败的。所以这就意味着我们必需增加导线宽度才能满足这一要求。寄生电阻寄生电阻n为了降低寄生电阻,就须要确保运用最厚的金属层。正如我们了解的,一般状况下,最厚的金属线具有最低的方块电阻。假如遇到相同的金属层厚度,也可以将这几条金属重叠形成并联结构,大大降低了电阻。因此,并联布线是降低大电流

13、路径电阻的有效方法,而且还能节约确定的面积。寄生电阻寄生电阻n当电路是在一个真正的高频的状况下工作时,导线也起先存在了电感效应。解决寄生电感的方法就是试着去模拟它,把它当成电路中的一部分。n首先须要尽早的完成布局,好让电路设计者较早的看到导线原委能有多长,然后估计出可能引起的电感。版图设计过程中尤其留意不要因为电感耦合而影响其它部分。n能否利用寄生参数？n从整体来说，不行以利用寄生参数得到好处。n 因为寄生参数可以正负相差50%，无法很好地限制。n 然而，可以利用寄生参数得到一点小外快。如把电源线和地线相互层叠起来就可以得到免费的电源去耦电容。寄生电感寄生电感nCMOS晶体管晶体管nMOS器件

14、本身存在两种电容：栅电容栅电容栅电容栅电容和扩散电容扩散电容扩散电容扩散电容。栅电容栅电容栅电容栅电容：平行板电容：Cgb=Cunit/area x A 源漏交叠电容：Cgs、Cgd 总的栅电容：Cg=Cgb+Cgs+Cgd 器件的寄生参数器件的寄生参数overlapcapacitanceintrinsic capacitance(a parallel plate capacitor)Cgs(fringing)Cgd(fringing)nCMOS晶体管晶体管 -栅电容栅电容栅电容栅电容：n nCgbCgb is necessarynecessary to attract charge to i

15、nvert the channel,so high gate capacitance is required to obtain high Ids.Cgb=Cox*WL=Cpermicron*W Cgb=Cox*WL=Cpermicron*W Cpermicron=Cox*L=Cpermicron=Cox*L=（s s/t/toxox）*（Cpermicron has a value of about 1.52fF/um of gate width）器件的寄生参数器件的寄生参数parameterparametercutoffcutofflinearlinearsaturationsaturat

16、ionCgbCgbC C0 0=C Coxox*WL*WL 0 00 0CgsCgs0 0C C0 0/2/22C2C0 0/3/3CgdCgd0 0C C0 0/2/20 0Cg=Cgb+Cgs+CgdCg=Cgb+Cgs+CgdC C0 0C C0 02C2C0 0/3/3nCMOS晶体管晶体管 -栅电容栅电容栅电容栅电容：边缘交叠电容 nThe gate also has fringing fieldsfringing fields terminating on the source and drain,this leads to addition overlap addition ov

17、erlap capacitancecapacitance,called“Cgs(fringing)Cgs(fringing)/Cgd(fringing)Cgd(fringing)”.Cgs(fringing)=Cgsfr*W Cds(fringing)=Cdsfr*WnComparing to a long channellong channel nMOS transistor,we can find that Cgd does not go to 0Cgd does not go to 0 in saturation of a shorter channelshorter channel t

18、ransistor,because the fringing overlap component Cds(fringing)is significantCds(fringing)is significant.The fringing overlap capacitance becomes relatively more important for shorter channel transistors because it is a large fraction of the total.器件的寄生参数器件的寄生参数nCMOS晶体管晶体管nMOS器件本身存在两种电容：栅电容栅电容栅电容栅电容和

19、扩散电容扩散电容扩散电容扩散电容。扩散电容扩散电容扩散电容扩散电容：扩散电容主要是由源、漏扩散区与衬底或阱之间形成 的PN结电容。由两部分组成：扩散区底面结电容和边 缘电容。Cdb=Cjbs*（ab）+Cjbssw*（2a+2b）其中，Cjbs：每平方um的结电容 Cjbssw:每um的边缘电容 a、b：扩散区的宽度和长度器件的寄生参数器件的寄生参数nCMOS晶体管晶体管 -扩散电容扩散电容扩散电容扩散电容：nBecause the depletion region thickness depends on the reverse bias,these parasitics are nonli

20、near,The area junction capacitance term is:Cjbs=Cj(1+Vsb/0)-Mj Mj:junction grading coefficient,0.330.5 Cj:the junction capacitance at 0 bias 0:built-in potential,equals to(kT/q)ln(NAND/ni2)ni:intrinsic carrier concentration n and the sidewall capacitance term is of a similar form:Cjbssw=Cjsw(1+Vsb/0

21、)-Mjsw器件的寄生参数器件的寄生参数nCMOS晶体管晶体管 -扩散电容扩散电容扩散电容扩散电容：n nCdb and CsbCdb and Csb are not fundamental to operation of the devices,but do impact circuit performance and hence are called parasitic capacitorsparasitic capacitors,also called diffusiondiffusion capacitorscapacitors.The size of the two junction

22、sThe size of the two junctions depends on the areaarea and perimeterperimeter of the diffusion,the doping levelsdoping levels,the depthdepth of the diffusion,and the voltagevoltage.As diffusion has both high capacitance and high resistance,it is generally made as small as possibleas small as possibl

23、e in the layout.nFor the purpose of hand estimation,you can observe that the diffusion capacitance CdbCdb、CsbCsb of source and drain regions is comparablecomparable to the gate capacitance CgCg,e.g.,Cg=Cdb=Csb=1.52fF/um of gate width.器件的寄生参数器件的寄生参数nCMOS晶体管晶体管n对于处于对于处于N阱中的阱中的PMOS晶体管，当源或漏上晶体管，当源或漏上的电压

24、发生变更时的电压发生变更时,阱电容会使这一变更变慢。阱电容会使这一变更变慢。当有一个电压加到栅上时当有一个电压加到栅上时,栅电容会使它变慢。栅电容会使它变慢。多晶硅栅的串联电阻与栅电容一起形成了一个多晶硅栅的串联电阻与栅电容一起形成了一个 R C时间常数时间常数,它使器件进一步变慢。几乎器它使器件进一步变慢。几乎器件的每一个部分都有某种电容以某种方式使器件的每一个部分都有某种电容以某种方式使器件的操作变慢。件的操作变慢。器件的寄生参数器件的寄生参数SDGonoffonoffinput signal of Ginput signal of AAnCMOS晶体管晶体管n削减削减 CMOS器件寄生参

25、数的技术就是削减栅器件寄生参数的技术就是削减栅的串联电阻。任何其它在内的寄生参数是没有的串联电阻。任何其它在内的寄生参数是没有方法变更的。假如我们降低了多晶硅栅的串联方法变更的。假如我们降低了多晶硅栅的串联电阻电阻,就降低了就降低了 R C时间常数时间常数,从而改善了器从而改善了器件的速度。我们可以通过把多晶硅栅分成多个件的速度。我们可以通过把多晶硅栅分成多个“指状指状“结构结构,然后用导线将它们并联起来以降然后用导线将它们并联起来以降低电阻。低电阻。器件的寄生参数器件的寄生参数SDGIIIIIIIVbig size MOSsplit into four partssimple modenCM

26、OS晶体管晶体管 use of multiple fingers器件的寄生参数器件的寄生参数CMOS闩锁效应及其预防闩锁效应及其预防在在 CMOS 电路中电路中 PMOS 和和 NMOS 常常作互常常作互补晶体管运用，它们相距很近，可以形成寄生补晶体管运用，它们相距很近，可以形成寄生可控硅结构，一旦满足触发条件，将使电路进可控硅结构，一旦满足触发条件，将使电路进入低压大电流的状态，这就是闩锁效应。入低压大电流的状态，这就是闩锁效应。造成电路功能的混乱，使电路损坏。造成电路功能的混乱，使电路损坏。产生闩锁效应的条件产生闩锁效应的条件1 环路电流增益大于环路电流增益大于 1，即，即npn*pnp=

27、1；2 两个两个BJT放射结均处于正偏；放射结均处于正偏；3 电源供应的最大电流大于电源供应的最大电流大于PNPN器件导通器件导通所需维持电流所需维持电流IH。器件的寄生参数器件的寄生参数N阱CMOS工艺中的典型PNPN可控硅结构及其等效电路 器件的寄生参数器件的寄生参数 -CMOS闩锁效应及其预防闩锁效应及其预防n潜在的放射极(结)：n绿色标出区域是潜在的放射极(结)，当这些MOSFET作为I/O器件时，由于信号的大于VDD的overshoot，可能使PMOS的源/衬结、漏/衬结和沟道中感应的纵向PN结(这些都是纵向寄生PNP BJT的放射结)正偏而放射空穴到N阱中，接着在N阱和衬底的PN

28、结内建电场的驱动下，漂移进入P衬底，最终可能被横向寄生 NPN BJT吸取而形成强耦合进入latch状态；同理，由于信号的小于GND的undershoot，可能使NMOS的源/衬结、漏/衬结和沟道中感应的纵向PN结(这些都是横向寄生 NPN BJT 的放射结)正偏而放射电子到P衬底中，接着在N阱和衬底的PN结内建电场的驱动下，漂移进入N阱，最终可能被纵向寄生PNP BJT吸取而形成强耦合进入latch状态。n另外还有两种情形可能向衬底或N阱注入少数载流子，一，热载流子效应；二，ESD 爱护，前者可接受加大沟道长度的方法解决，后者可接受在版图中追加少数载流子爱护环的方法来解决。器件的寄生参数器件

29、的寄生参数 -CMOS闩锁效应及其预防闩锁效应及其预防预防措施 -一、工艺技术预防措施为了有效地降低npn和pnp，提高抗自锁的实力，要留意扩散浓度的限制。对于横向寄生PNP管，爱护环是其基区的一部分，施以重掺杂可降低其pnp；对于纵向寄生NPN管，工艺上降低其npn有效的方法是接受深阱扩散，来增加基区宽度。此外，为了降低Rw，可接受倒转阱结构，即阱的纵向杂质分布与一般扩散法相反，高浓度区在阱底；为了降低Rs，可接受N+_si上外延N-作为衬底，试验证明用此衬底制作的CMOS电路具有很高的抗自锁实力。假如接受下图所示的外延埋层CMOS电路(EBL CMOS IC)，由于衬底材料浓度很高，使寄生

30、PNP管的横向电阻Rs下降；又因为阱下加入P+埋层，使阱的横向电阻Rw和npn大大下降，从而大大提高电路的抗自锁实力。器件的寄生参数器件的寄生参数 -CMOS闩锁效应及其预防闩锁效应及其预防预防措施 -一、工艺技术预防措施器件的寄生参数器件的寄生参数 -CMOS闩锁效应及其预防闩锁效应及其预防外延埋层CMOS反相器剖面图预防措施 -二、版图布局设计预防措施 1吸取载流子，进行电流分流，避开寄生双极晶体管的放射结 被正偏。1.1“少数载流子爱护环”：即伪收集极，收集放射极注入衬底的少数载流子。形式有：a.位于P衬底上围绕NMOS的被接到VDD的N+环形扩散区；b.或位于P衬底上围绕NMOS的被接

31、到VDD的环形N阱。器件的寄生参数器件的寄生参数 -CMOS闩锁效应及其预防闩锁效应及其预防接受伪收集极的反相器剖面图预防措施 -二、版图布局设计预防措施 1吸取载流子，进行电流分流，避开寄生双极晶体管的放射结 被正偏。1.2“衬底接触环”：形式：若接受一般 CMOS 工艺，它是位于芯片或某个模块四周的被 接到地电平的 P+环形扩散区；若接受外延 COMS 工艺，除了以上说明的以外，还包括晶圆 背面被接到地电平的 P+扩散区。作用：收集 P 衬底中的空穴，进行电流分流，减小 P衬底中潜在的 横向寄生 NPN BJT 放射结被正偏的几率。器件的寄生参数器件的寄生参数 -CMOS闩锁效应及其预防闩

32、锁效应及其预防预防措施 -二、版图布局设计预防措施 2减小局部 P衬底（或N阱衬底）的电阻Rn和Rp，使Rn和 Rp上的电压降减小，避开寄生双极晶体管的放射结被正偏。2.1“多数载流子爱护环”：形式：位于P衬底上围绕NMOS最外围被接到地的P+环形扩散区；位于N阱中围绕PMOS最外围的被接到VDD的N+环形扩散区。【注：为节约面积，多数载流子爱护环常合并到衬底偏置环】作用：P衬底上围绕NMOS最外围的P+多数载流子爱护环用来吸取 外来的（比如来自 N 阱内的潜在放射结）空穴；N 阱中围绕PMOS 最外围的N+多数载流子爱护环用来吸取 外来的（比如来自N阱外的潜在放射结）电子。器件的寄生参数器件

33、的寄生参数 -CMOS闩锁效应及其预防闩锁效应及其预防预防措施 -二、版图布局设计预防措施 2减小局部 P衬底（或N阱衬底）的电阻Rn和Rp，使Rn和 Rp上的电压降减小，避开寄生双极晶体管的放射结被正偏。2.1“多数载流子爱护环”：器件的寄生参数器件的寄生参数 -CMOS闩锁效应及其预防闩锁效应及其预防接受爱护环的反相器剖面图预防措施 -二、版图布局设计预防措施 2减小局部 P衬底（或N阱衬底）的电阻Rn和Rp，使Rn和 Rp上的电压降减小，避开寄生双极晶体管的放射结被正偏。2.2“多条阱接触”：形式：一般用 N 阱内多数载流子爱护环代替，而为了节约面积，多 数载流子爱护环又常常合并到衬底偏

34、置环，所以多条阱接触 事实上常常由衬底偏置环来代替。作用：减小N阱内不同位置之间的电压降，减小N阱内潜在的纵向寄 生PNP BJT放射结被正偏的几率。2.3 增加与电源线和地线的接触孔，加宽电源线和地线，以 减小电压降。器件的寄生参数器件的寄生参数 -CMOS闩锁效应及其预防闩锁效应及其预防预防措施 -二、版图布局设计预防措施 3提高提高 PNPN 可控硅结构的维持电流。可控硅结构的维持电流。“紧邻源极接触”：形式：（假定 MOSFET 源衬相连）用金属层把 NMOS 的源极和紧邻的 P 衬底偏置环相连；用金属层把 PMOS 的源极和紧邻的 N 阱衬底偏置环相连。作用：提高 PNPN 可控硅结

35、构的维持电流和维持电压，减小 PNPN 可控硅结构被触发的几率。器件的寄生参数器件的寄生参数 -CMOS闩锁效应及其预防闩锁效应及其预防预防措施 -二、版图布局设计预防措施 4减小横向寄生双极管的电流增益。增大 NMOSFET 的源、漏极与含有纵向寄生 PNP BJT的 N 阱之间的距离，加大横向寄生 NPN BJT 的基区宽度，从而 减小npn。该措施的缺点是要增大版图面积。5任何潜在放射极（结）的边缘都须要追加少数载流子爱护 环，以提前吸取注入衬底的少数载流子。比如：ESD爱护二极管和I/O器件的四周都须要布局少数载流 子爱护环。在某些场合，为避开电磁干扰（尤其是变更磁场的干扰），这些爱护

36、环须要留有必要的开口，不行闭合。为了节约面积，这些爱护环不确定要闭合，只要达到有效吸 收相关载流子的目的即可。6依据实际须要，这些措施可以有选择地运用。器件的寄生参数器件的寄生参数 -CMOS闩锁效应及其预防闩锁效应及其预防N阱CMOS工艺闩锁效应版图布局设计预防措施俯视示意图pn结收集电子/空穴的实力（如BJT的集电极）：与pn结接触所形成的耗尽区电场分布有关。内建电势 Vbi=（kT/q）ln(NAND/ni2)耗尽区宽度W =（2sVbi/qND）1/2 （NAND）最大电场 Em=qNDW/s (ND是轻参杂的浓度)器件的寄生参数器件的寄生参数 -CMOS闩锁效应及其预防闩锁效应及其预

37、防E放射区放射区基区基区集电区集电区Em1Em2PNP晶体管晶体管电场分布电场分布P阱CMOS工艺中的典型PNPN可控硅结构及其等效电路 器件的寄生参数器件的寄生参数 -CMOS闩锁效应及其预防闩锁效应及其预防预防措施 -三、其他措施要特殊留意电源跳动，防止电感元件的反向电动势或电网噪声窜人CMOS电路的电源，引起CMOS电路瞬时击穿而触发自锁效应。因此在电源线较长的地方，要留意电源退耦，此外还要留意对电火花嵌位。防止寄生三极管的EB结正偏。输入信号不得超过电源电压(VddViVss)，假如超出这个范围，应加限流电阻。因为输入信号一旦超过电源电压，就可能使寄生晶体管的EB结正偏，从而使寄生可控

38、硅触发导致自锁。此外，输出端不宜接大电容，一般应小于0.01uF。电源限流。CMOS电路的功耗很低，所以在设计CMOS系统的电源时，系统实际须要多少电流就供应它多少电流电源的输出电流实力不要太大。由寄生可控硅的击穿特性中看出，假如电源电流小于可控硅的维持电流IH，那么即使寄生可控硅有触发的机会，也不能维持自锁。器件的寄生参数器件的寄生参数 -CMOS闩锁效应及其预防闩锁效应及其预防n双极型晶体管双极型晶体管n双极晶体管中双极晶体管中,集电极从注入的集电极从注入的 N区干脆向下区干脆向下到衬底也存在寄生电容。对于双极晶体管器件到衬底也存在寄生电容。对于双极晶体管器件来说来说,我们几乎没有什么手段

39、加以改进。不过我们几乎没有什么手段加以改进。不过,由于事先我们已经对器件进行了精确的测量并由于事先我们已经对器件进行了精确的测量并建立了模型建立了模型,所以当电路设计者在进行设计的所以当电路设计者在进行设计的时候已经把这些因素都考虑进去了。时候已经把这些因素都考虑进去了。n须要了解的是两个晶体管相互靠近时会对电路须要了解的是两个晶体管相互靠近时会对电路不利。如下图所示不利。如下图所示,两个双极器件的集电极靠两个双极器件的集电极靠近放置近放置,集电极和衬底之间不行避开地存在着集电极和衬底之间不行避开地存在着寄生电容寄生电容,而衬底本身也存在着寄生电阻将两而衬底本身也存在着寄生电阻将两个双极器件连

40、接起来。个双极器件连接起来。器件的寄生参数器件的寄生参数n双极型晶体管双极型晶体管n接受全定制技术可以把器件做得小一些。通常接受全定制技术可以把器件做得小一些。通常是把一些较小的器件做成一个大的器件是把一些较小的器件做成一个大的器件,将它将它们放在同一个阱里面们放在同一个阱里面,使使N阱总面积最小，从而阱总面积最小，从而削减对衬底的寄生电容。削减对衬底的寄生电容。n假如有很多并联的双极型晶体管而不是很多单假如有很多并联的双极型晶体管而不是很多单个的晶体管须要布线个的晶体管须要布线,可以考虑把它们的集电可以考虑把它们的集电极合成一个，即把它折叠起来然后合并集电极极合成一个，即把它折叠起来然后合并集电极使器件更紧凑地靠在一起。使器件更紧凑地靠在一起。器件的寄生参数器件的寄生参数人有了学问，就会具备各种分析实力，明辨是非的实力。所以我们要勤恳读书，广泛阅读，古人说“书中自有黄金屋。”通过阅读科技书籍，我们能丰富学问，培育逻辑思维实力；通过阅读文学作品，我们能提高文学鉴赏水平，培育文学情趣；通过阅读报刊，我们能增长见识，扩大自己的学问面。有很多书籍还能培育我们的道德情操，给我们巨大的精神力气，鼓舞我们前进。