2022年高级计算机体系结构期末试题.docx

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1、精选学习资料 - - - - - - - - - 学而不思就惘,思而不学就殆1.CUP性能公式评判 cache 性能公式：平均储备拜访时间= 命中时间+ 缺失率 缺失代价命中时间：缓冲命中需要的时间；Cpu性能公式 分析经典的 CPU性能公式现在我们可以用指令数、CPI 和时钟周期时间来写出基本的性能公式：CPU时间 =指令数CPI 时钟周期时间CPI：每条指令的时钟周期数,表示执行某个程序或者程序片段时每条指令所需的时钟周期平均数；指令数：执行某程序所需的总指令数量；或 CPU时间 =指令数CPI/ 时钟频率这些公式特殊有用,由于它们把性能分解为三个关键因素；我们可用这些公式来比较不同的实现

2、方案或评估某个设计的替代方案；举例 代码段的比较一个编译器设计者试图在两个代码序列之间进行挑选；硬件设计者给出了如下数据：对于某行高级语言语句的实现,两个代码序列所需的指令数量如下：代码序列 1 共执行 2+1+2=5条指令；代码序列 2 共执行 4+1+1=6条指令；所以,代码序列 2 执行的指令数更多；基于指令数和 CPI,我们可以用 CPU时钟周期公式运算出每个代码序列的总时钟周期数为：名师归纳总结 - - - - - - -第 1 页,共 10 页精选学习资料 - - - - - - - - - 学而不思就惘,思而不学就殆因此,代码序列 1 的 CPU时钟周期数 =（2 1）+（1 2

3、）+（2 3）=10 周期,代码序列 2 的 CPU时钟周期数 =（4 1）+（1 2）+（1 3）=9 周期；故代码序列 2 更快,尽管它多执行了一条指令；由于代码序列 2 总时钟周期数较少,而指令数较多, 它肯定具有较小的CPI；CPI 的运算公式为：CPI=CPU时钟周期数 / 指令数代入相应数据可得 CPI1=CPU时钟周期数 1/ 指令数 1=10/5=2 CPI2=CPU时钟周期数 2/ 指令数 2=9/6=1.5 ；重点图 1-14 给出了运算机在不同层次上的性能测试指标及其测试单位；通过这些指标的组合可以运算出程序的执行时间（单位为秒）：执行时间 =秒/ 程序 =指令数 / 程

4、序 时钟周期数/ 指令 秒 / 时钟周期永久记住, 唯独能够被完全牢靠测量的运算机性能指标是时间；例如, 对指令集削减指令数目的改进可能降低时钟周期时间或提高 CPI,从而抵消了改进的成效；类似地,CPI 与执行的指令类型相关,执行指令数最少的代码其执行速度未必是最快的；图 1-14 基本的性能指标及其测量单位如何确定性能公式中这些因素的值呢？我们可以通过运行程序来测量 CPU的执行时间, 并且运算机的说明书中通常介绍了时钟周期时间；难以测量的是指令数和 CPI；当然,假如确定了时钟频率和CPU执行时间 , 我们只需要知道指令数或者 CPI 两者之一 , 就可以依据性能公式运算出另一个；用仿真

5、器等软件工具可以测量出指令数,也可以用现代处理器中的硬件计数器来测量执行的指令数、 平均 CPI 和性能缺失源等； 由于指令数量取决于运算机名师归纳总结 - - - - - - -第 2 页,共 10 页精选学习资料 - - - - - - - - - 学而不思就惘,思而不学就殆体系结构, 并不依靠于运算机的详细实现, 因而我们可以在不知道运算机全部实现细节的情形下对指令数进行测量；但是,关,包括储备系统和处理器结构（我们将在第CPI 与运算机的各种设计细节亲密相 4、5 章中看到）,以及应用程序中不同类型的指令所占的比例；因此,CPI 对于不同应用程序是不同的,对于相同指令集的不同实现方式也

6、是不同的；上述的例子说明,只用一种因素（如指令数）去评判性能是危急的；当比较两台运算机时, 必需考虑全部三个因素, 它们组合起来才能确定执行时间；假如某个因素相同（如上例中的时钟频率）,必需考虑不同的因素,才能确定性能的优劣；由于 CPI 随着指令组合（ instruction mix）而变化,这样指令的条数和CPU必需被比较,即使时钟频率是相同的；在本章最终的练习题中,有几个是关于运算机和编译程序的性能评判；种因素而导致的对性能的误会；懂得程序性能在 1.8 节,我们将争论一种因没有全面考虑各程序的性能与算法、编程语言、编译程序、体系结构以及实际的硬件有关；下表概括了这些成分是如何影响CPU

7、性能公式中的各种因素的；精解：或许你期望 CPI 最小值为 1.0 ；在第 4 章我们将看到,有些处理器在每个时钟周期可对多条指令取指并执行；有些设计者用 IPC（instruction per clock cycle ）来代替 CPI；如一个处理器每时钟周期可执行 2 条指令,就它的 IPC=2,CPI=0.5；2.verlog 描述状态机（硬件描述语言（verylog）写状态机）名师归纳总结 - - - - - - -第 3 页,共 10 页精选学习资料 - - - - - - - - - 学而不思就惘,思而不学就殆状态机描述方法： 状态机描述时关键是要描述清晰几个状态机的要素,即 如何进

8、行状态转移, 每个状态的输出是什么, 状态转移的条件等； 常见的三种描 述方式：第一,整个状态机写到一个always 模块里面,在该模块中既描述状态转移,又描述状态的输入和输出；其次,用两个 always 模块来描述状态机,其中一个 always 模块采纳同步时序 描述状态转移； 另一个模块采纳组合规律判定状态转移条件,描述状态转移规律以输出；第三,在两个 awlays 模块描述方法基础上, 使用三个 awlays 模块,一个 awlays 模块采纳同步时序描述状态转移； 另一个模块采纳组合规律判定状态转移条件,描述状态转移规律；另一个awlays 模块描述状态的输出（可以组合电路输出,也可以

9、时序电路输出）；状态机采纳 VerylogHDL 语言编码,建议分为三个 always 段完成；三段式建模 描述 FSM 的状态机输出时,只需指定 case 敏锐表为次态寄存器,然后直接在每个次态寄存器的 case 分支中描述该状态的输出即可, 不用考虑状态转移条件；/ 状态机设计的例子module FSMclk,clr,out,start,step2,step3; input clk,clr,start,step2,step3; output2:0 out; reg2:0 out; reg1:0 state,next_state; parameter state0=2b00,state1=2

10、b01, state2=2b11,state3=2b10; always posedge clk or posedge clr begin if clr state = state0; else state = next_state; end always state or start or step2 or step3 begin case state state0: begin if start next_state =state1; else next_state =state0; end state1: begin next_state = state2; end state2: be

11、gin 名师归纳总结 if step2 next_state =state3; 第 4 页,共 10 页else next_state =state0; end - - - - - - -精选学习资料 - - - - - - - - - 学而不思就惘,思而不学就殆state3: begin if step3 next_state =state0; else next_state =state3; end default: next_state =state0; endcase end always state begin casestate state0: out=3b001; state1:

12、 out=3b010; state2: out=3b100; state3: out=3b111; default:out=3b001; endcase end 3.流水线数据相关性及解决方法 流水线的概念流水线：把一个重复的过程分解为如干子过程,每个子过程由特地的功能部件来实现；将多个处理过程在时间错开,依次通过各功能段, 每个子过程就可以与其 他子过程并行进行；相关：指两条指令之间存在某种依靠关系；3 种类型：数据相关、名相关、掌握相关（1）数据相关 依次存在两条指令 i（在前）和 j（在后）,如指令 j 使用指令 i 产生的结果或指令 j 与 k 数据相关,而 k 又与指令 i 数据相关

13、,就称 j 与 i 数据相关；（2）名相关 名：指指令所拜访的寄存器或储备单元名称；名相关：指两条指令使用的名相同,但没有数据流淌,就称它们名相关；（3）掌握相关掌握相关是指由分支指令引起的相关；它需要依据分支指令的执行结果来确定后续指令是否执行； 一般说来, 为确保程序应有的执行次序,必需严格按掌握相关确定的次序执行（3）掌握相关掌握相关是指由分支指令引起的相关；它需要依据分支指令的执行结果来确定后续指令是否执行； 一般说来, 为确保程序应有的执行次序,必需严格按掌握相关 确定的次序执行 流水线冲突： 指对于详细的流水线来说, 由于相关的存在, 使得指令流中的下一 条指令不能在特定的时钟周期

14、执行；流水线冲突有三种类型：结构冲突、数据冲突、掌握冲突；（1）结构冲突 定义：因硬件资源满意不了指令重叠执行的要求而发生的冲突；名师归纳总结 - - - - - - -第 5 页,共 10 页精选学习资料 - - - - - - - - - 学而不思就惘,思而不学就殆解决方案：a、可以在前一个指令拜访储备器时,将流水线停顿一个时钟,推迟后面取指令 的操作；停顿周期称为“ 流水线气泡”；b、在流水线处理机中设置相互独立的指令；储备器和数据储备器（2）数据冲突 定义：当指令在流水线重叠执行时,因需要用到前面的执行结果而发生的冲突；分类：写后读冲突、写后写冲突、读后写冲突；解决方案：通过定向技术削

15、减数据冲突引起的停顿；设置流水线互锁机制；依靠编译器解决数据冲突（3）掌握冲突定义：流水线遇到分支指令和其他会转变PC值的指令所引起的冲突；解决方案：最简洁的方法是“ 冻结” 或者“ 排空”；就是一旦在流水线的译码段ID 检测到分支指令,就暂停执行后的全部指令,直到分支指令达到 MEM 段、确定是否胜利并运算出新的 pc 值为止；4.cache一样性 现代并行机中,为了提高处理器的速度,处理器往往带有Cache；一个数据在整个系统内可能有多份拷贝,这就引发了 Cache一样性问题；Cache一样性问题是指在含有多个 Cache的并行系统中, 数据的多个副本 （因为没有同步更新） 而造成不一样的

16、问题； 可能由于多个处理器共享一个可写变量造成的 Cache不一样；仍有比如进程迁移和某些 I/O 操作等；Cache一样性问题是指在含有多个 cache的并行系统中,数据的多个副本 （由于名师归纳总结 - - - - - - -第 6 页,共 10 页精选学习资料 - - - - - - - - - 学而不思就惘,思而不学就殆没有同步更新）而造成的不一样问题；以上的例子是由于多个处理器共享一个可写变量造成的 cache不一样；仍有其他缘由也会造成 cache一样性问题,比如进程迁移和某些 I/O 操作等；事务内存事务 内存是一种 并行程序设计 的方式,其来自于 数据库治理系统 （DBMS ）

17、中的事务 （Transaction ）概念； 事务 内存目前有两种实现方式,基于软件的 STM（ Software Transactional Memory ） 和 基 于 硬 件 的 HTM （ Hardware Transacational Memory ）；事务内存的分类和涉及到的基本术语事务 内存依据更新数据时的机制不同,可分为推迟更新 deferred-update 和 直接更新 direct-update 两大类；推迟更新软件 事务 内存实现的基本思想是 一个线程对仅对对象的一个副本进行转变,假如此次执行不与其他线程发生同步冲突,就此事务胜利并执行提交 Commit 动作,假如失败

18、就执行 回滚（Abort 或Rollback ）动作；直接更新就是直接对对象进行更新,并使用显式的同步语句避 免其他事物在进行更新的时候修改此对象；明显在直接更新时需要系统记录此对象的原始值,以便在 回滚 时可以复原；依据在 事务 冲突时的处理机制不同, TM 又可以分为 悲观和乐观的 并发掌握pessimistic & optimistic concurrency control 突一旦发生就必需要得到侦测并加以解决,两大类；在悲观的 并发掌握 中,冲 而在乐观的并发掌握里, 冲突的侦测和解决可以推迟,只要是在 事务 提交之前进行就可以了；事务仍有粒度 granularity 的概念：最简洁

19、让程序员懂得的粒度是对象粒度；在此粒度下, 任何冲突发生的判决是在对象范畴内进行的：即使两个事务修改的内存块不重合,只要他们是在同一个对象内,那么就可以判定这两个事务冲突；更精细的粒度是字粒度 word granularity 和字节粒度 byte granularity ,在这两 种粒度下, 冲突的检测更精细, 更利于 事务 内存系统性能的提升, 但是却会给程 序员带来不小的麻烦；软件事务内存（ STM）软件 事务内存的实现包括原子对象（ Atomic object ）、冲突判决器（ Conflict manager ）；其中原子对象的实现是最重要的, 它是各 事务 之间通信同步的媒介；原子

20、对象的实现又分为次序性实现和 事务 实现：其中事务实现仍要要求实现同步 和复原（ recovery ）功能,同步功能即意味着要求有检测事务冲突的才能,而恢复功能就意味着需要在事务失败的时候将对象回滚到事务执行之前的状态； 目前提出的原子对象一般是基于读 /写冲突 Read/Write conflict 的机制：原子对象提供两个接口, 一个为读接口, 一个为写接口, 通过读接口可以得到一个可以读的对象,而通过写接口就可以得到一个可以写的对象；为了检测冲突 （即多个 事务并发时的同步情形）,事务中可以设立两个集合,一个为读集（Read set ）,一个为写集（ Write set）,分别记录该事务

21、所要处理的读写原子对象集；假如一个 事务的读集或写集与另一个事务的写集有交叉,就说明两个事务冲突, 需要冲突判决器进一步实行决策；硬件事务内存（ HTM ）名师归纳总结 Azul Systems 在 20XX 年推出的Vega 2 微处理器支援硬件 事务 内存；第 7 页,共 10 页可以看出,事务内存的显现就是为明白决并行编程储备一样性和性能冲突的问题,- - - - - - -精选学习资料 - - - - - - - - - 学而不思就惘,思而不学就殆传统的锁机制会导致性能低下,并且可扩展星差, 而事务内存, 就尝试在体系结构和程序员之间定义一个新的一样性,也即事务一样性, 对应的内存模型

22、叫做事务内存；从上面一段话可以看出, 硬件事务内存有许多问题需要解决,包括版本治理,以及冲突治理,而对于硬件,只有有限的资源,因此,这就限制了事务的长度,使（硬件）事务内存的实现难度和有用性大大降低,这或许是 Rock 难产的缘由之一；5.多核下需要资源互连,分析总线与片上网络的优缺点名师归纳总结 - - - - - - -第 8 页,共 10 页精选学习资料 - - - - - - - - - 学而不思就惘,思而不学就殆多核芯片上的多个核心虽然各自执行自己的代码,但是不同核心间可能需要进行数据的共享和同步, 因此片上通信结构的性能将直接影响处理器的性能；当前片上通信主要有 3 种方式：总线共

23、享、交叉开关互连和片上网络 network on chip,NOC；总线共享结构是指片上核心、输入输出端口以及储备器通过共享二级或三级Cache,或者通过连接核心的总线进行通信；总线结构的特长是较为简洁,易于设计实现, 当前多数双核和四核处理器基本上都采纳了该结构,但缺点是总线结构可扩展性较差,适用于核心数较少的情形；片上网络（NoC ）是基于多处理器技术的一种新型的运算集成形式,涉及硬件通信结构、中间件、操作系统通信服务、设计方法及工具等；基于 NoC 的系统能很好地适应在现在复杂 SoC 设计中常使用的多异步时钟；片上网络是把互连网络用于片上系统设计,解决片上组件之间的通信问题, 它借鉴了

24、并行运算机的互联网络； 片上网络与并行运算机的互连相比有许多相同点：支持包通信、可扩展、供应透亮的通信服务等；但也有不同之处：片上网络技术支持同时拜访, 而且有牢靠性高以及可重用性高等特点；它与总线结构、 交叉开关结构相比,片上网络可以连接更多 IP 组件、牢靠性高、可扩展性强以及较低 的功耗,因此片上网络被认为是更加抱负的大规模 CMP 互连技术；当前片上网 络主要有二维网格网络、 3K Tours 等互连结构；片上网络设计的问题是查找网络 开销和多核耦合程度正确的平稳,并同时考虑网络的可扩展性；RAW 处理器就 采纳了片上二维网络结构, 它通过集成高速网络和优化的路由算法,片上核心间的通信

25、推迟最大不会超过6 个周期,而且该结构可扩展性强； 这 3 种结构虽各有优势和不足, 但亦可融合, 比如在全局范畴采纳片上网络而在局部挑选总线或者 交叉开关结构,以实现性能与复杂性的平稳；优点 通过并发和非堵塞交换获得更高的带宽 通过分组交换获得更高的链路利用率 通过分层协议获得牢靠的传输 通过点对点传输获得低功耗 全局异步或准同步的、模块化、可升级的结构 缺点 交换电路和接口增加了电路面积 数据打包、缓冲、同步和接口增加了推迟 缓冲和增加的规律造成了功耗增加 与原有 IP 核接口和协议的兼容问题6虚拟化虚拟化,是指通过虚拟化技术将一台运算机虚拟为多台规律运算机；在一台运算机上同时运行多个规律

26、运算机,每个规律运算机可运行不同的操作系统,并且应用程序都可以在相互独立的空间内运行而互不影响,工作效率；从而显著提高运算机的虚拟化使用软件的方法重新定义划分 IT 资源,可以实现 IT 资源的动态安排、敏捷调度、跨域共享,提高IT 资源利用率,使 IT 资源能够真正成为社会基础设施,服务于各行各业中敏捷多变的应用需求；名师归纳总结 - - - - - - -第 9 页,共 10 页精选学习资料 - - - - - - - - - 学而不思就惘,思而不学就殆虚拟化技术与多任务以及超线程技术是完全不同的；多任务是指在一个操作系统中多个程序同时一起运行, 而在虚拟化技术中, 就可以同时运行多个操作系统,而且每一个操作系统中都有多个程序运行,每一个操作系统都运行在一个虚拟的 CPU 或者是虚拟主机上； 而超线程技术只是单 CPU 模拟双 CPU 来平稳程序运行性能,这两个模拟出来的CPU 是不能分别的,只能协同工作；虚拟化技术也与 VMware Workstation 等同样能达到虚拟成效的软件不同,是一个庞大的技术进步, 详细表现在削减软件虚拟机相关开销和支持更广泛的操作系统方面名师归纳总结 - - - - - - -第 10 页,共 10 页