2022年EDA试卷及答案很好的EDA技术复习资料.docx

《2022年EDA试卷及答案很好的EDA技术复习资料.docx》由会员分享，可在线阅读，更多相关《2022年EDA试卷及答案很好的EDA技术复习资料.docx（22页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、名师归纳总结 精品学习资料 - - - - - - - - - - - - - - - EDA 一、 1.FPGA 试卷2.VHDL 3.HDL 4.EDA 5.IP 6.ASIC 7.CPLD二、 VHDL程序填空1. 下面程序是1 位十进制计数器的VHDL 描述,试补充完整；LIBRARY IEEE; USE IEEE._.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR3 DOWNTO 0 ; END CNT10; ARCHITE

2、CTURE bhv OF _ IS SIGNAL Q1 : STD_LOGIC_VECTOR3 DOWNTO 0; BEGIN PROCESS CLK _ IF _ THEN - 边沿检测IF Q1 10 THEN Q1 0; - 置零ELSE Q1 = Q1 + 1 ; - 加1 END IF; END IF; END PROCESS ; _ END bhv; 2. 下面是一个多路挑选器的 LIBRARY IEEE; VHDL 描述,试补充完整；USE IEEE.STD_LOGIC_1164.ALL; ENTITY bmux IS PORT sel : _ STD_LOGIC; A, B :

3、 IN STD_LOGIC_VECTOR7 DOWNTO 0; Y : _ STD_LOGIC_VECTOR_ DOWNTO 0 ; END bmux; ARCHITECTURE bhv OF bmux IS BEGIN 细心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 1 页,共 14 页 - - - - - - - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -y = A when sel = 1 _ _; END bhv; 三、 VHDL程序改错认真阅读以下程序,回答疑题LIBRARY IEEE;

4、- 1 USE IEEE.STD_LOGIC_1164.ALL; - 2 ENTITY LED7SEG IS - 3 PORT A : IN STD_LOGIC_VECTOR3 DOWNTO 0; - 4 CLK : IN STD_LOGIC; - 5 LED7S : OUT STD_LOGIC_VECTOR6 DOWNTO 0; - 6 END LED7SEG; - 7 ARCHITECTURE one OF LED7SEG IS - 8 SIGNAL TMP : STD_LOGIC; - 9 BEGIN - 10 SYNC : PROCESSCLK, A - 11 BEGIN - 12 I

5、F CLKEVENT AND CLK = 1 THEN - 13 TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S = 1101111; - 29 END CASE; - 30 END PROCESS; - 31 END one; - 32 1. 在程序中存在两处错误,试指出,并说明理由：2. 修改相应行的程序：错误 1 行号：程序改为：错误 2 行号：程序改为：四、阅读以下 VHDL程序,画出原理图（ RTL级）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY HA

6、D IS 细心整理归纳 精选学习资料 PORT a : IN STD_LOGIC; 第 2 页,共 14 页 - - - - - - - - - - - - - - - - - - - - - - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -b : IN STD_LOGIC; c : OUT STD_LOGIC; d : OUT STD_LOGIC ; END ENTITY HAD; ARCHITECTURE fh1 OF HAD IS BEGIN c = NOTa NAND b; d 10 THEN 细心整理归纳 精选学习资料 - - - -

7、 - - - - - - - - - - - 第 5 页,共 14 页 - - - - - - - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -Q1 0; - 置零ELSE Q1 = Q1 + 1 ; - 加1 END IF; END IF; END PROCESS ; Q = Q1; END bhv; 2. 下面是一个多路挑选器的 LIBRARY IEEE; VHDL 描述,试补充完整；USE IEEE.STD_LOGIC_1164.ALL; ENTITY bmux IS PORT sel : IN STD_LOGIC; A, B : IN

8、STD_LOGIC_VECTOR7 DOWNTO 0; Y : OUT STD_LOGIC_VECTOR7 DOWNTO 0 ; END bmux; ARCHITECTURE bhv OF bmux IS BEGIN y = A when sel = 1 ELSE B; END bhv; 三、 VHDL程序改错 认真阅读以下程序,回答疑题细心整理归纳 精选学习资料 LIBRARY IEEE; - 7 - 1 第 6 页,共 14 页 USE IEEE.STD_LOGIC_1164.ALL; - 2 ENTITY LED7SEG IS - 3 PORT A : IN STD_LOGIC_VECT

9、OR3 DOWNTO 0; - 4 CLK : IN STD_LOGIC; - 5 LED7S : OUT STD_LOGIC_VECTOR6 DOWNTO 0; - 6 END LED7SEG; ARCHITECTURE one OF LED7SEG IS - 9 - 8 SIGNAL TMP : STD_LOGIC; BEGIN - 11 - 10 SYNC : PROCESSCLK, A BEGIN - 12 - 16 IF CLKEVENT AND CLK = 1 THEN - 13 TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S

10、 LED7S LED7S LED7S = 0000000; 四、阅读以下 VHDL程序,画出原理图（ RTL级）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY HAD IS PORT a : IN STD_LOGIC; b : IN STD_LOGIC; c : OUT STD_LOGIC; d : OUT STD_LOGIC ; END ENTITY HAD; ARCHITECTURE fh1 OF HAD IS BEGIN c = NOTa NAND b; d 0; ELSIF CLK = 1 AND CLKEVENT THEN IF L

11、OAD = 1 THEN Q1 := DATA; ELSE IF EN = 1 THEN Q1 := Q1 + 1; END IF; END IF; END IF; Q = Q1; END PROCESS; END ONE; 2.看下面原理图,写出相应VHDL 描述e细心整理归纳 精选学习资料 ab 第 8 页,共 14 页 y - - - - - - - - - - - - - - - - - - - - - - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;

12、ENTITY TRI_STATE IS PORT E, A : IN STD_LOGIC; Y : INOUT STD_LOGIC; B : OUT STD_LOGIC; END TRI_STATE; ARCHITECTURE BEHAV OF TRI_STATE IS BEGIN PROCESS E, A, Y BEGIN IF E = 0 THEN B = Y; Y = Z; ELSE B = Z; Y = A; END IF; END PROCESS; END BEHAV; 六、综合题下图是一个A/D 采集系统的部分,要求设计其中的FPGA 采集掌握模块,该模块由三个部分构成：掌握器（C

13、ontrol ）、地址计数器（ addrcnt）、内嵌双口 RAM （adram）；掌握器（ control ）是一个状态机,完成 AD574 的控制,和 adram 的写入操作； Adram 是一个 LPM_RAM_DP 单元,在 wren 为 1时答应写入数据；试分别回答疑题细心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 9 页,共 14 页 - - - - - - - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -信号预处理AD574ADData12rddata12adram12rddata放大S

14、TATUS1wren（lpm_ram_dp）10rdaddr采样/ 保持CSAnalogInCEControlClkInc10wraddrCntclrA0RC地址K12_8计数器CLKFPGA采集掌握下面列出了AD574的掌握方式和掌握时序图X 表示任意）AD574 规律掌握真值表（CE CS RC K12_8 A0 工 作 状 态0 X X X X 禁止X 1 X X X 禁止1 0 0 X 0 启动 12 位转换1 0 0 X 1 启动 8 位转换12 位并行输出有效1 0 1 1 X 1 0 1 0 0 高 8 位并行输出有效1 0 1 0 1 低 4 位加上跟随4 个 0 有效AD57

15、4工作时序：1. 要求 AD574 工作在 12 位转换模式, K12_8 、A0 在 control 中如何设置K12_8 为1 ,A0 为02. 试画出 control 的状态机的状态图类似书上图 8-43. 对地址计数器模块进行 VHDL 描述输入端口： clkinc 计数脉冲cntclr 计数器清零输出端口： rdaddr RAM 读出地址,位宽 10 位library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity addr_cnt is 细心整理归纳 精选学习资料 port clk

16、inc, cntclr : in std_logic; 第 10 页,共 14 页 - - - - - - - - - - - - - - - - - - - - - - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -wraddr : out std_logic_vector 9 downto 0 ; end addr_cnt; architecture one of addr_cnt is signal tmp : std_logic_vector 9 downto 0; begin process clkinc, cntclr begin i

17、f clkincevent and clkinc = 1 then if cntclr = 1 then tmp 0; else tmp = tmp + 1; end if; end if; end process; wraddr = tmp; end one; 4.依据状态图,试对control 进行 VHDL 描述library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity control is port addata : in std_logic_vector 11 downto 0;

18、 status, clk : in std_logic; cs, ce, a0, rc, k12_8, clkinc : out std_logic; rddata : out std_logic_vector 11 downto 0 ; end control; architecture behav of control is type con_st is s0, s1, s2, s3, s4; signal cst, nst : con_st; signal lock : std_logic; signal reg12 : std_logic_vector 11 downto 0; beg

19、in a0 = 0; k12_8 = 1; ce = 1; 细心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 11 页,共 14 页 - - - - - - - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -cs = 0; REGP : process clk begin if clkevent and clk = 1 then cst rc = 1; lock = 0; nst rc = 0; lock = 0; nst if status = 1 then nst = s3; end if; rc =

20、 1; lock rc = 1; lock = 1; nst rc = 1; lock = 0; nst nst = s0; end case; end process; LOCKP : process lock begin if lock = 1 and lockevent then reg12 = addata; end if; end process; rddata = reg12; clkinc addata, status = status, rc = rc, = clk, cs = cs, ce = ce, a0 = a0, k12_8 = k12_8, clkinc = clkinc, rddata = rds; u2 : addr_cnt port map clkinc = clkinc, cntclr = cntclr, wraddr = wraddr; u3 : adram port map da