VerilogA 分钟快速入门教程.doc

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1、 Verilog-A 30分钟快速入门教程 进入正题，学了几天的Verilog-A，平台是Agilent ADS，主要参考“Verilog-AMS Language Reference Manual与ADS的帮助文档。 现在的状态算是入门了，写了个简单的PLL。总结这几天的学习，觉得效率太低，我以前有一定Verilog根底，研一时学过一点VHDL-AMS，学到现在这个状态应该半天就够了；入门的话，30分钟足矣；跟着这个教程走，你会很快了解与熟悉Verilog-A。前提是有一定的Verilog根底与电路根底1、基尔霍夫定律撑起了整个电路学的大厦当然也可以认为基尔霍夫定律只是麦克斯韦方程的简化版，

2、作为模拟电路描述语言Verilog-A，同样将基尔霍夫定律作为其根本，最重要的两个概念便是流量(Flow)与位(Potential)，在电学里是电流与电压，在力学里可以是力与距离，在热学里可以是功率与温差，等等。 在Verilog-A中，你可以将电阻电容电感等器件用一个方程式来表述，比方I(out) + V(out)/R，这样就产生了一个电阻，最后Verilog-A仿真器会用某种算法(迭代是最常见的)将I(out)与V(out)求解出来，然后根据这个解去算下一个时刻的I、V等，当然这仅仅是指时域仿真。2、下面讲Verilog-A的语法：begin end /相当于C语言的一对大括号，与Veri

3、log同if ( expression ) true_statement ; else false_statement ; /与Verilog同case ( expression ) case_item case_item endcasefor ( procedural_assignment ; expression; procedural_assignment ) statement/case与for语句都跟Verilog、C语言类似ddt( expr ) /求导，如：I(n1,n2) + C * ddt(V(n1, n2); /表示了一个电容idt( expr , ic , assert

4、, abstol ) /积分，如：V(out) = & | & | : 等，跟Verilog一样另外，新加的一个符号+，这个专门给模拟信号赋值用，注意这个赋值符号是可以累加的，就是说赋两次值的话，它会加起来，而不是覆盖，如：/ model input admittance导纳I(in) + V(in)/Rin;I(in) + Cin*ddt(V(in);预处理&宏：define else ifdef include resetall undef 跟Verilog差不多3、Verilog-A程序根本构造：include disciplines.vams/预处理module load(p);/定义

5、模块，p是端口 electrical p, gnd;/定义节点 ground gnd;/定义gnd为ground节点，电位为0 parameter real R=50.0;/定义R这个参数并赋初值 analog/模拟语句从这开场 V(p) + R * I(p, gnd);/在这里表示一个电阻，表示了输出电压与输出电流的关系endmodule/模块定义完毕4、上面这些根本上是最常用的了，了解之后，你就能看懂一般的Verilog-A程序了，下面是我写的PLL仿真程序，把它看完并看懂当然第一次并不需要看得很仔细：提示：振荡频率46G，分频器为50分频，Fref为100M，鉴相器为电荷泵型。inclu

6、de disciplines.vamsinclude constants.vams/VCOmodule my_vco(in, out); input in; output out; electrical in, out; parameter real gain=2.0e9, fc=4.0e9; analog V(out) 0.5) begin up = 0; down = 0; end if(up) begin if(V(outP)= 3) V(outP) + 3-I(outP)*Ro2; else I(outP) + -up*0.01; end else begin I(outP) + 0; end if(down) begin if(V(outN) = 0) V(outN) + 0-I(outN)*Ro2; else I(outN) + down*0.01; end else begin I(outN) =K) cnt=0; if(cnt*2-K=0) V(out) + 1; else V(out) + 0;endendmodule以上是VCO、鉴相器与分频器，原理图我是在ADS中画的，如下所示：以下是仿真结果：好，看到这儿你已经入门了，想进一步熟悉Verilog-A的话，请参看：第 8 页