控制器部分习题解答.doc

《控制器部分习题解答.doc》由会员分享，可在线阅读，更多相关《控制器部分习题解答.doc（16页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、控制器局部习题解答一、选择题1、以下表达中正确描述的句子是：_。A、DA 同一个CPU周期中，可以并行执行的微操作叫相容性微操作B 同一个CPU周期中，不可以并行执行的微操作叫相容性微操作C 同一个CPU周期中，可以并行执行的微操作叫相斥性微操作D 同一个CPU周期中，不可以并行执行的微操作叫相斥性微操作2、流水CPU 是由一系列叫做“段的处理线路所组成，与具有m个并行部件的CPU相比，一个 m段流水CPU_。AA 具备同等水平的吞吐能力 B不具备同等水平的吞吐能力C 吞吐能力大于前者的吞吐能力 D吞吐能力小于前者的吞吐能力3、同步控制是_。CA 只适用于CPU控制的方式 B 只适用于外围设备

2、控制的方式C 由统一时序信号控制的方式 D 所有指令执行时间都一样的方式4、微程序控制器中，机器指令与微指令的关系是_。B A. 每一条机器指令由一条微指令来执行 B. 每一条机器指令由一段微指令编写的微程序来解释执行 C. 每一条机器指令组成的程序可由一条微指令来执行 D. 一条微指令由假设干条机器指令组成5、由于CPU内部的操作速度较快，而CPU访问一次主存所花的时间较长，因此机器周期 通常用_来规定。A A 主存中读取一个指令字的最短时间 B 主存中读取一个数据字的最长时间 C 主存中写入一个数据字的平均时间 D 主存中读取一个数据字的平均时间6、指令周期是指_。C A CPU从主存取出

3、一条指令的时间 ； B CPU执行一条指令的时间 ； C CPU从主存取出一条指令加上CPU执行这条指令的时间 ； D 时钟周期时间 ；7、在CPU中跟踪指令后继地址的存放器是_。BA 主存地址存放器 B 程序计数器 C 指令存放器 D 状态条件存放器8、异步控制常用于_作为其主要控制方式。A A 在单总线构造计算机中访问主存与外围设备时 ； B 微型机的CPU控制中 ； C 组合逻辑控制的CPU中 ； D 微程序控制器中 ；9、微程序控制器中，机器指令与微指令的关系是_。BA 每一条机器指令由一条微指令来执行 ；B 每一条机器指令由一段用微指令编成的微程序来解释执行 ；C 一段机器指令组成的

4、程序可由一条微指令来执行 ；D 一条微指令由假设干条机器指令组成 ；10、同步传输之所以比异步传输具有较高的传输频率是因为同步传输_。B、DA 不需要应答信号 ；B 总线长度较短 ；C 用一个公共时钟信号进展同步 ；D 各部件存取时间较为接近 ；11、在某CPU中，设立了一条等待WAIT信号线，CPU在存储器周期中T的的下降沿采样WAIT线，请在下面的表达中选出正确描述的句子：_。C、DA 如WAIT线为高电平，那么在T2周期后不进入T3周期，而插入一个TW周期 ；B TW周期完毕后，不管WAIT线状态如何，一定转入了T3周期 ；C TW周期完毕后，只要WAIT线为低，那么继续插入一个TW周期

5、，直到WAIT线变高，才转入T3周期 ；D 有了WAIT线，就可使CPU与任何速度的存贮器相连接，保证CPU与存贮器连接时的时序配合；12、操作控制器的功能是_。DA.产生时序信号 B.从主存取出一条指令 C.完成指令操作的译码D.从主存取出指令，完成指令操作码译码，并产生有关的操作控制信号，以解释执行该指令13、描述流水CPU根本概念不正确的句子是_。ABCA.流水CPU是以空间并行性为原理构造的处理器B.流水CPU一定是RISC机器C.流水CPU一定是多媒体CPUD.流水CPU是一种非常经济而实用的时间并行技术14、带有处理器的设备一般称为_设备。AA.智能化 B.交互式 C.远程通信 D

6、.过程控制二、填空题1、微程序设计技术是利用方法设计的一门技术。具有规整性、可维护性、C ._等一系列优点。A.软件 B.操作控制 C.灵活性2、硬布线器的设计方法是：先画出A. _流程图，再利用B. _写出综合逻辑表达式，然后用C. _等器件实现。A.指令周期 B.布尔代数 C.门电路与触发器3、CPU从A. _取出一条指令并执行这条指令的时间与称为B. _。由于各种指 令的操作功能不同，各种指令的指令周期是C. _。A.存储器 B.指令周期 C.不一样的4、 当今的CPU 芯片除了包括定点运算器与控制器外，还包括A. _，B. _运算器与C. _管理等部件。A. Cache B. 浮点 C

7、. 存储5、流水CPU是以A. _为原理构造的处理器，是一种非常B. _的并行技术。目前的C. _微处理器几乎无一例外的使用了流水技术。A.时间并行性 B.经济而实用 C.高性能6、CPU中至少有如下六类存放器，除了存放器，计数器，存放器外，还应有通用存放器，状态条件存放器，数据缓冲存放器。A.指令 B.程序 C.地址7、硬布线控制器的根本思想是:某一微操作控制信号是译码输出,信号与信号的逻辑函数.A.指令操作码 B.时序 C.状态条件8、CPU周期也称为；一个CPU周期包含假设干个。任何一条指令的指令周期至少需要个CPU周期。A. C. 29、RISC CPU是克制CISC机器缺点的根底上开

8、展起来的，它具有的三个根本要素是：1一个有限的；2 CPU配备大量的；3 强调的优化。A.简单指令系统 B.通用存放器 C.指令流水线10、CPU从A_取出一条指令并执行这条指令的时间与称为B_。由于各种指令的操作功能不同，各种指令的时间与是不同的，但在流水线CPU中要力求做到C_。A存储器 B 指令周期 C一致11、CPU中，保存当前正在执行的指令的存放器为A_，保存当前正在执行的指令的地址的存放器为B_，保存CPU访存地址的存放器为C_。A指令存放器IR B程序计数器PC C内存地址存放器AR12、并行处理技术已经成为计算机开展的主流。它可贯穿于信息加工的各个步骤与阶段概括起来，主要有三种

9、形式：A_并行；B_并行；C_并行。A时间 B空间 C时间+空间三、应用题1、11分某机采用微程序控制方式，其存储器容量为51248位，微程序在整个控制存储器中实现转移，可控制微程序的条件共4个，微指令采用水平型格式，后继微指令地址采用断定方式，如下图：微命令字段 判别测试字段 下地址字段 操作控制 顺序控制 （1） 微指令中的三个字段分别应多少位？（2） 画出对应这种微指令格式的微程序控制器逻辑框图。解：1假设判别测试字段中每一位为一个判别标志，那么由于有4个转移条件， 故该字段为4位，如采用字段译码只需3位，下地址字段为9位，因为控制容量为512单元，微命令字段是 48 4 - 9 = 3

10、5 位。2对应上述微指令格式的微程序控制器逻辑框图B1.2如下：其中微地址存放器对应下地址字段，P字段即为判别测试字段，控制字段即为微命令子段，后两局部组成微指令存放器。地址转移逻辑的输入是指令存放器OP码，各状态条件以及判别测试字段所给的判别标志某一位为1，其输出修改微地址存放器的适当位数，从而实现微程序的分支转移。 2、11分假设某计算机的运算器框图如图B2.2所示，其中ALU为16位的加法器高电平工作，SA 、SB为16位锁存器，4个通用存放器由D触发器组成，O端输出，其读写控制如下表所示：W WA0WA1选择 1 1 1 1 0 0 0 1 1 x 0 1 0 1 xR0R1R2R3不

11、写入写控制 读控制R0 RA0RA1选择 1 1 1 1 0 0 0 1 1 x 0 1 0 1 x R0 R1 R2 R3 不读出 要求：1设计微指令格式。 2画出ADD，SUB两条微指令程序流程图。解：各字段意义如下：F1读ROR3的选择控制。 F2写ROR3的选择控制。 F3打入SA的控制信号。 F4打入SB的控制信号。 F5翻开非反向三态门的控制信号LDALU。 F6翻开反向三态门的控制信号LDALU ，并使加法器最低位加1。 F7锁存器SB清零RESET信号。 F8 一段微程序完毕，转入取机器指令的控制信号。 R 存放器读命令 W存放器写命令2ADD、SUB两条指令的微程序流程图见图

12、B2.3所示。3、(11分)图B3.1所示的处理机逻辑框图中，有两条独立的总线与两个独立的存贮器。指令存贮器IM最大容量为16384字字长18位，数据存贮器DM最大容量是65536字字长16位。各存放器均有“打入Rin与“送出Rout控制命令，但图中未标出。设处理机格式为： 17 10 9 0 OP X加法指令可写为“ADD XR1。其功能是AC0 + Ri + XAC1，其中Ri+ X局部通过寻址方式指向数据存贮器，现取Ri为R1。试画出ADD指令从取指令开场到执行完毕的操作序列图，写明根本操作步骤与相应的微操作控制信号。解：加法指令“ADD XRi是一条隐含指令，其中一个操作数来自AC0，

13、另一个操作数在数据存贮器中，地址由通用存放器的内容Ri加上指令格式中的X量值决定，可认为这是一种变址寻址。因此，指令周期的操作流程图如图B3.4：相应的微操作控制信号列在框图外。 4、11分某计算机有8条微指令I1I8，每条微指令所包含的微命令控制信号见下表 ，aj 分别对应10种不同性质的微命令信号。假设一条微指令的控制字段仅限8位，请安排微指令的控制字段格式。解：为了压缩指令字的长度，必须设法把一个微指令周期中的互斥性微命令信号组合在一个小组中，进展分组译码。经分析，e ,f ,h与b, i, j可分别组成两个小组或两个字段，然后进展译码，可得六个微命令信号，剩下的a, c, d, g 四

14、个微命令信号可进展直接控制，其整个控制字段组成如下： 01 c 01 b 直接控制 10 f 10i a c d g 11 g 11j 4位 2位 2位 5、11分运算器构造如图B5.2所示，R1 ，R2，R3 是三个存放器，A与B是两个三选一的多路开关，通路的选择由AS0 ,AS1 与BS0 ，BS1端控制，例如BS0BS1 = 11时，选择R3 ，BS0BS1 = 01时，选择R1，ALU是算术 / 逻辑单元。S1S2为它的两个操作控制端。其功能如下： S1S2 = 00时，ALU输出 = A S1S2 = 01时，ALU输出 = A + B S1S2 = 10时，ALU输出 = A B

15、S1S2 = 11时，ALU输出 = AB 请设计控制运算器通路的微指令格式。解： 采用水平微指令格式，且直接控制方式，顺序控制字段假设4位，其中一位判别测试位：AS0 AS1 S1 S2 BS0 BS1 LDR1，LDR2 ，LDR3 P AR1，AR2，AR3 2位 2位 2位 3位 1位 3位 直接控制 顺序控制 当P = 0时，直接用AR1AR3形成下一个微地址。当P = 1时，对AR3进展修改后形成下一个微地址。6、11分某计算机有如下部件：ALU，移位器，主存M，主存数据存放器MDR，主存地址存放器MAR，指令存放器IR，通用存放器R0R3 ，暂存器C与D。（1） 请将各逻辑部件组

16、成一个数据通路，并标明数据流向。（2） 画出“ADD R1，R2+ 指令的指令周期流程图，指令功能是 R1+R2R1。 移位器 MBR R0 IR R1 PC M R2 C ALU MAR R3 D解：1各功能部件联结成如下图数据通路：移位器 MBR R0 IR R1 PC M R2 C ALU +1 MAR R3 D 图 PC MAR2此指令为RS型指令，一个操作数在R1中，另一个操作数在R2为地址的内存单元中，相加结果放在R1中。 送当前指令地址到MAR MMBRIR，PC+ 1 取当前指令到IR， PC + 1，为取下条指令做好准备译码 R1C R2MAR MMBRD C+DR1 图 (

17、说明)：取R1操作数C暂存器。：送地址到MAR。：取出内存单元中的操作数D暂存器。：相加后将与数R1。7、11分图B8.2给出了微程序控制的局部微指令序列，图中每一框代表一条微指令。分支点a由指令存放器IR5 ，IR6两位决定，分支点b由条件码标志c决定。现采用断定方式实现微程序的程序控制，微地址存放器长度为8位，要求：（1） 设计实现该微指令序列的微指令字顺序控制字段的格式。（2） 画出微地址转移逻辑图。解：1微地址存放器长度为8位，故推知控存容量为256单元。所给条件中微程序有两处分支转移。如不考虑他分支转移，那么需要判别测试位P1 ，P2直接控制，故顺序控制字段共10位，其格式如下,AI

18、表示微地址存放器： P1 P2 A1,A2 A8 判别字段 下地址字段2转移逻辑表达式如下： A8 = P1IR6TI A7 = P1IR5TI A6 = P2C0TI其中TI为节拍脉冲信号。在P1条件下，当IR6 = 1时，TI 脉冲到来时微地址存放器的第8位A8将置“1，从而将该位由“0修改为“1。如果IR6 = 0，那么A8的“0状态保持不变，A7，A6 的修改也类似。 根据转移逻辑表达式，很容易画出转移逻辑电路图，可用触发器强制端实现8、 11分CPU构造如图B9.1所示，其中有一个累加存放器AC，一个状态条件存放器，各局部之间的连线表示数据通路，箭头表示信息传送方向。（1） 标明图中

19、四个存放器的名称。（2） 简述指令从主存取到控制器的数据通路。（3） 简述数据在运算器与主存之间进展存 / 取访问的数据通路。解：（1） a为数据缓冲存放器 DR ，b为指令存放器 IR ，c为主存地址存放器，d为程序计数器PC。（2） 主存 M 缓冲存放器 DR 指令存放器 IR 操作控制器。 (3)存贮器读 ：M DR ALU AC 存贮器写 ：AC DR M9、11分今有4级流水线分别完成取值、指令译码并取数、运算、送结果四步操作，今假设完成各步操作的时间依次为100ns,100ns,80ns,50ns。请问：1流水线的操作周期应设计为多少？2假设相邻两条指令发生数据相关，而且在硬件上不

20、采取措施，那么第二条指令要推迟多少时间进展。 3如果在硬件设计上加以改良，至少需推迟多少时间？解(1)流水线的操作时钟周期 t按四步操作中最长时间来考虑,所以t=100ns.(2)两条指令发生数据相关冲突情况: ADD R1,R2,R3 ; R2+R3-R1 SUB R4,R1,R5 ; R1-R5-R4 两条指令在流水线中执行情况如下表所示: 时钟指令 1 2 3 4 5 6 7 ADD IF IDEX WBSUB IFID EX WBADD指令在时钟4时将结果写入存放器堆(R1),但SUB指令在时钟3时读存放器堆(R1).本来ADD指令应先写入R1,SUB指令后读R1,结果变成SUB指令先

21、读R1,ADD指令后写R1,因而发生两条指令间数据相关.如果硬件上不采取措施,第2条指令SUB至少应推迟2个操作时钟周期(2100ns).(3)如果硬件上加以改良(采取旁路技术),可推迟1个操作时钟周期(100ns).10、11分在流水CPU中，将一条指令从取指到执行完毕的任务分割为一系列子任务，并使各子任务在流水线的各个过程段并发地执行，从而使流水CPU具有更强大的数据吞吐能力。请用时空图法证明这个结论的正确性。解 ：假设指令周期包含四个子过程：取指令IF、指令译码ID、进展运算EX、结果写回WB，每个子过程称为过程段Si，这样，一个流水线由一系列串连的过程段组成。在统一时钟信号控制下，数据

22、从一个过程段流向相邻的过程段。 S1 S2 S3 S4WBEXIF ID 入 出 图B18.4B表示非流水CPU的时空图。由于上一条指令的四个子过程全部执行完毕后才能开场下一条指令，因此每隔4个单位时间才有一个输出结果，即一条指令执行完毕。图B18.4C表示非流水CPU的时空图。由于上一条指令与下一条指令的四个过程在时间上可以重叠执行，因此，当流水线满载时，每一个单位时间就可以输出一个结果，即执行一条指令。比拟后发现：流水CPU在八个单位时间中执行了5条指令，而非流水CPU仅执行了2条指令，因此流水CPU具有更强大的数据吞吐能力。11、11分在流水处理中，把输入的任务分割为一系列子任务，并使各子任务在流水线的各个过程段并发执行，从而使流水处理具有更强大的数据吞吐能力。请用定量分析法证明这个结论的正确性。解：衡量并行处理器性能的一个有效参数是数据带宽最大吞吐量，它定义为单位时间内可以产生的最大运算结果个数。设P1是有总延时T1的非流水处理器，故其带宽为1/T1。又设Pm是相当于P1 m 段流水处理器延迟时间Tr，故Pm的带宽为1/Tc+Tr。如果Pm是将P1划分成一样延迟的假设干段形成的，那么T1mTc 因此P1的带宽接近于1/mTc，由此可见，当mTcTc+Tr满足时，Pm比P1具有更大的带宽。第 16 页