2022年微机原理与接口技术习题答案章.docx

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1、精选学习资料 - - - - - - - - - 第 5 章 总线及其形成1. 微处理器的外部结构表现为 数量有限的输入输出引脚,它们构成了微处理器级总线；2. 微处理器级总线经过形成电路之后形成了 系统级总线；3. 简述总线的定义及在运算机系统中采纳标准化总线的优点；答：总线是运算机系统中模块（或子系统） 之间传输数据、 地址和掌握信号的公共通道,它是一组公用导线,是运算机系统的重要组成部分；采纳标准化总线的优点是：1 简化软、硬件设计；2 简化系统结构；3 易于系统扩展；4 便于系统更新；5 便于调试和修理；4. 在微型运算机应用系统中,按功能层次可以把总线分成哪几类；答：在微型运算机应用

2、系统中,按功能层次可以把总线分成：片内总线、元件级总线、系统总线和通信总线；5. 简述 RESET 信号的有效形式和系统复位后的启动地址；答： RESET为系统复位信号,高电平有效,其有效信号至少要保持四个时钟周期,且复位信号上升沿要与 CLK下降沿同步；系统复位后的启动地址为0FFFF0H；即：（ CS）=0FFFFH,（ IP ）=0000H；6.8086 CPU 的M/IO信号在拜访储备器时为高 电平,拜访I/O 端口时为低 电平；7.在 8086 系统总线结构中,为什么要有地址锁存器？答： 8086CPU有 20 条地址线和16 条数据线,为了削减引脚,采纳了分时复用,共占了20 条引

3、脚；这 20 条引脚在总线周期的 T1 状态输出地址；为了使地址信息在总线周期的其他 T 状态仍保持有效, 总线掌握规律必需有一个地址锁存器,把 T1 状态输出的 20 位地址信息进行锁存；8. 依据传送信息的种类不同,系统总线分为 数据总线、 地址总线 和 掌握总线；9. 三态规律电路输出信号的三个状态是 高电平、 低电平 和 高阻态；10. 在 8086 的基本读总线周期中,在 T 状态开头输出有效的 ALE信号；在 T 状态开头输出 0 名师归纳总结 - - - - - - -第 1 页,共 8 页精选学习资料 - - - - - - - - - 低电平的 RD 信号,相应的 DEN 为

4、_低_电平,DT/R为_低 _电平；引脚 AD 15 AD 0上在 T 状态期间给出地址信息,在 T 状态完成数据的读入；11. 利用常用芯片 74LS373 构成 8086 系统的地址总线,74LS245 作为总线收发器构成数据总线,画出 8086 最小方式系统总线形成电路；答： 8086 最小方式系统总线形成电路如图 5.1 所示；图 5.1 8086 最小方式系统总线形成电路12. 微机中的掌握总线供应 H ；A. 数据信号流；B. 储备器和 I/O 设备的地址码；C. 全部储备器和 I/O 设备的时序信号；D. 全部储备器和 I/O 设备的掌握信号；E. 来自储备器和 I/O 设备的响

5、应信号；F. 上述各项；G. 上述 C,D 两项； 1 名师归纳总结 - - - - - - -第 2 页,共 8 页精选学习资料 - - - - - - - - - H. 上述 C,D 和 E 三项；13.微机中读写掌握信号的作用是 E ；A 打算数据总线上数据流的方向；B 掌握储备器操作读 / 写的类型；C 掌握流入、流出储备器信息的方向；D 掌握流入、流出 I/O 端口信息的方向；E 以上全部；14. 8086 CPU工作在最大方式,引脚 MN/ MX 应接 _地_；15. RESET信号在至少保持 4 个时钟周期的 高 电平常才有效,该信号终止后,CPU内部的 CS为 0FFFFH ,

6、 IP 为 0000H ,程序从 0FFFF0H 地址开头执行；16. 在构成 8086 最小系统总线时, 地址锁存器 74LS373 的选通信号 G应接 CPU的 ALE 信号,输出答应端 OE 应接 地；数据收发器 74LS245 的方向掌握端 DIR 应接DI/ R 信号,输出答应端 E 应接 DEN 信号；17. 8086 CPU在读写一个字节时,只需要使用 16 条数据线中的 8 条,在 一 个总线周期内完成； 在读写一个字时, 自然要用到 16 条数据线, 当字的储备对准时,可在 一 个总线周期内完成；当字的储备为未对准时,就要在 两 个总线周期内完成；18. CPU在 T 3 状

7、态开头检查 READY信号, _高 _电平常有效,说明储备器或 I/O 端口准备就绪,下一个时钟周期可进行数据的读写；否就,CPU可自动插入一个或几个 等待周期（ TW ） ,以延长总线周期,从而保证快速的 CPU与慢速的储备器或 I/O 端口之间和谐地进行数据传送；19.8086 最大系统的系统总线结构较最小系统的系统总线结构多一个芯片 8288总线掌握器_；20.微机在执行指令 MOV DI ,AL 时,将送出的有效信号有 B C ；DATA为偶地址,21.ARESET B.高电平的M/IO信号 C.WR D.RD设指令 MOV AX,DATA 已被取到 CPU的指令队列中预备执行,并假定

8、试画出以下情形该指令执行的总线时序图:（ 1）没有等待的8086 最小方式 ; （ 2）有一个等待周期的8086 最小方式； 2 名师归纳总结 - - - - - - -第 3 页,共 8 页精选学习资料 - - - - - - - - - 答：（1）没有等待的8086 最小方式时序如图5.2 所示；图 5.2 没有等待的 8086 最小方式时序（2）有一个等待周期的8086 最小方式时序图如图5.3 所示； 3 名师归纳总结 - - - - - - -第 4 页,共 8 页精选学习资料 - - - - - - - - - 图 5.3 有一个等待周期的 8086 最小方式时序图22.上题中假如

9、指令分别为：DATA+1 ,AX （DX 的内容为偶数）（1）MOV （2）MOV DATA+1 ,AL （3）OUT DX ,AX （4）IN AL ,0F5H 重做上题（ 1）；答：（1）由于 DATA 为偶地址,就 周期；时序图如图 5.4 所示；DATA+1 为奇地址；故要完成本条指令,需要两个总线 4 名师归纳总结 - - - - - - -第 5 页,共 8 页精选学习资料 - - - - - - - - - 图 5.4 执行 MOV DATA+1, AX 指令的时序参考图（2）DATA+1 虽然为奇地址,但是 AL 为八位储备器,故本条指令需用一个总线周期,时序图如图 5.5 所

10、示；图 5.5 执行 MOV DATA+1,AL 指令的时序参考图 5 名师归纳总结 - - - - - - -第 6 页,共 8 页精选学习资料 - - - - - - - - - （3）执行 OUT DX , AX （DX 的内容为偶数）指令的时序图如图5.6 所示；图 5.6 执行 OUT DX ,AX 指令的时序参考图（4）执行 IN AL ,0F5H 指令的时序图如图5.7 所示； 6 名师归纳总结 - - - - - - -第 7 页,共 8 页精选学习资料 - - - - - - - - - 图 5.7 执行 IN AL ,0F5H 指令的时序参考图238086 最小方式下,读总线周期和写总线周期相同之处是：在 T 状态开头使 1ALE信号变为有效 高 电平, 并输出 M/ IO 信号来确定是拜访储备器仍是访问 I/O 端口,同时送出 20 位有效地址, 在 T 状态的后部, ALE信号变为 1 低 电平,利用其下降沿将20 位地址和 BHE 的状态锁存在地址锁存器中；相异之处从T2状态开头的数据传送阶段； 7 名师归纳总结 - - - - - - -第 8 页,共 8 页