2022年实验四：序列发生器与检测器的设计.docx

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1、精选学习资料 - - - - - - - - - 南昌高校试验报告同学姓名：学号：专业班级：试验类型 : 验证 综合 设计 创新 试验日期：11.16_ 试验成果 : 试验四 序列信号发生器与检测器设计一、试验目的1、明白序列检测器的工作原理；2、把握时序电路设计中状态机的应用；3、进一步把握用 VHDL 语言实现复杂时序电路的设计过程；二、试验内容要求用 状态机 设计实现串行序列检测器的设计,先设计（可用原理图输入法）序列信号发生器,产生序列：0111010011011010；再设计检测器,如检测到串行序列 11010就输出为 “ 1”,否就输出为 “ 0”,并对其进行仿真和硬件测试；1、序

2、列检测器用于检测一组或多组有二进制码组成的脉冲序列信号；这种检测要求检测器必需记住前一次的正确码及正确序列,直到在连续的检测中所收到的每一位都与预置数的对应码相同；在检测过程中, 任何一位不相等都将回到相应状态,重新开头检测；序列发生器和检测器分别用上升沿和下降沿比较好,否就会在开头多一位或少一位；2、信号发生器和检测器工程文件要储存在同一文件夹中才能调用；仿真时 尽量躲开发生信号和检测信号同时跳变,防止毛刺显现；2、在试验箱上验证时, 设计的输入可用脉冲键 +琴键组合输入任意序列, 并用 LED 灯串行移位显示出来,随后将检测到的 来；三、试验原理11010 数目用静态数码管显示出序列检测器

3、的作用就是从一系列的码流中找出用户期望显现的序列,该电路的核心部分就是状态机转换检模块,通过 VHDL 语言的 CASE-WHEN 次序语句判定输入条件来挑选某一状态的执行,达到以此判定执行的成效； 其中,本试验名师归纳总结 所设计状态机的状态转换图如下4-3 所示；第 1 页,共 9 页- - - - - - -精选学习资料 - - - - - - - - - 图 4-3 序列信号检测器状态转换图由图可以看出,初始状态为 S0,当检测到输入的序列为 1 时,状态跳转至S1；检测到 0 时,原地等待；在 S1 状态下,当检测到 0 时跳转至 S0,检测到 1时跳转至 S2；在 S2 状态下,当

4、检测到 0 时跳转至 S3,检测到 1 时跳转至 S2；在 S3 状态下,当检测到 1 时跳转至 S4,检测到 0 时仍跳转至 S0；在 S4 状态下,当检测到 0 时跳转至 S5,检测到 1 时跳转至 S2；在 S5 状态下,当检测到 0 时跳转至 S0,检测到 1 时跳转至 S1；即实现了对序列 “11010”的检测；四、试验步骤1、打开 QUARTUSII 软件,新建一个工程；取名为 wanexp20；2、在该工程目录下, 建立六个 VHD 文件,编辑六个功能模块程序,分别实现六种不同功能,其试验程序如下所示- - 试验名称 :序列信号发生器与检测器设计- 参考自课本- 共分为 6 个进

5、程- 试验日期 : 2022-11-16 - 名师归纳总结 - - - - - - -第 2 页,共 9 页精选学习资料 - - - - - - - - - - 进程p1；- 试验共能是分频；- clk为输入 10khz时钟信号, clk1hz为分频输出 1hz信号；library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity p1 is portclk:in std_logic; clk1hz:out std_logic ; end p1; - architecture behave of

6、 p1 is signal Clk_Count1 begin processclk begin : std_logic_vector13 downto 0; ifClkevent and Clk=1 then ifClk_Count110000 then Clk_Count1=Clk_Count1+1; else Clk_Count1=00000000000001; end if; end if; end process; Clk1Hz=Clk_Count113; end behave; - - 进程 p2 - 实现功能为序列信号发生器- clk1hz 为输入 1hz 分频信号, xlout

7、为输出信号位 library ieee; use ieee.std_logic_1164.all; entity p2 is port clk1hz : in std_logic; xlout:out std_logic ; end entity; - 名师归纳总结 architecture bhv of p2 is 第 3 页,共 9 页signal bs: std_logic_vector15 downto 0:=0111010011011010; - - - - - - -精选学习资料 - - - - - - - - - begin xlout=bs15; - 将 bs 的最高位复值给x

8、lout process clk1hz begin if clk1hzevent and clk1hz=1 then end if; bs= bs14 downto 0&bs15; - 通过 & ,实现序列的循环位移；end process; end bhv; - - 进程 p3 - 实现功能为采纳状态机实现序列检测- clr 为输入初始设置信号,功能是初始时将状态设置为 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity p3 is port clr : in std_logic

9、; s0,并使 dclk=0；clk1hz : in std_logic; - 输入 1hz 信号频率xlout : in std_logic; - 输入序列result : out std_logic - 输出结果,如检测到目标序列,就输出高电平；; end entity; - architecture bhv of p3 is type state_value iss0,s1,s2,s3,s4,s5; - signal state: state_value; signal dclk: std_logic; begin result=dclk; process clr,clk1hz begi

10、n 定义 state_value 数据类型,其为五个状态组成if clr=0 then state=s0; dclk if xlout=1 then state=s1; else state if xlout=1 then state=s2; 名师归纳总结 else state if xlout=0 then state=s3; else state if xlout=1 then state=s4; else state if xlout=0 then state=s5; dclk=1; else state if xlout=0 then state=s0; else state=s1;

11、end if; dclk state=s0; end case; end if; end process; end bhv; - 进程 p4 - 实现功能为xlout 的串行移位输出, 由 led 灯的亮灭来显示, 便于观看最近xlout 的五个值- 其中 xlout 作为输入信号,其为信号发生器的输出 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity p4 is portclk1hz:in std_logic; xlout:in std_logic; ledag :buffer

12、 std_logic_vector4 downto 0 ; end p4; - architecture behave of p4 is begin processclk1hz begin ifclk1hzevent and clk1hz=1 then ledag4=ledag3; - 实现串行移位；ledag3=ledag2; 名师归纳总结 - - - - - - -第 5 页,共 9 页精选学习资料 - - - - - - - - - ledag2=ledag1; ledag1=ledag0; ledag0=xlout; end if; end process; end behave; -

13、 - 进程 p5 - 实现功能为序列计数器,即运算检测到的目标序列个数 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity p5 is port Result : in std_logic; d6,d7 : out std_logic_vector3 downto 0 ; end entity; - architecture behave of p5 is signal cnt0,cnt1:std_logic_vector3 downto 0:=0000; begin proces

14、s result begin if resultevent and result=0 then if cnt0=1001 and cnt1=1001 then cnt0=0000; cnt1=0000; elsif cnt0=1001 then cnt0=0000; cnt1=cnt1+1; else cnt0=cnt0+1; end if; end if; end process; d6=cnt1;d7=cnt0; end behave; - - 进程 p6 - 实现功能为数码管的动态扫描显示- clk 为 10khz 输入时钟信号名师归纳总结 - - - - - - -第 6 页,共 9

15、页精选学习资料 - - - - - - - - - library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity p6 is portclk:in std_logic; sel0,sel1:buffer std_logic; sg:out std_logic_vector6 downto 0; sel:out std_logic_vector7 downto 0; - 数码管位选通信号; d6,d7:in std_logic_vector3 downto 0 - d6 为计数个位, d7 为

16、计数十位end p6; - architecture behave of p6 is signal cnt:std_logic_vector1 downto 0; signal A:std_logic_vector3 downto 0; begin processclk begin if clkevent and clk=1 then if cnt01 then cnt=cnt+1; else cnt0; end if; end if; sel0=sel0; sel1sel1=0;sel0=1;Asel1=0;sel0=0;Anull; end case; end process; proce

17、ssA - 数码管七段显示 begin case A is when 0000 =sgsgsgsgsgsgsgsgsgsgnull; end case; end process; end behave; - 3、对上述程序分别进行编译储存,通过后在通过 File-create/update-create symbol files for current file, 将上述六个功能模块分别生成原理图形式,结果如下所示 : 4、新建立一个 bdf 文件,储存在该工程目录下,命名为 exp20 后按下图所示进行连线；名师归纳总结 - - - - - - -第 8 页,共 9 页精选学习资料 - -

18、- - - - - - - 五、功能仿真1、验证序列产生器 p2 输出 xlout 波形,从图中可观看得到, xlout 为反复循环输出0111010011011010;与试验程序所设定的值相同；2、当 ledag4.0=”11010” 时,result 输出也为 1,而 ledag 的值为当前最近输入的 五个值,说明状态机的设计是正确的3、如下图所示,当 result 每输出一个脉冲, d7 便加 1,当 d7 增加到 9 时,如 result 在给 1 脉冲, d7 便向 d6 进位；说明序列计数器 p3 的设计是正确的；六、试验心得在试验设计中要特殊留意 led 模块肯定要用上升沿驱动, 否就 led 灯串行显示与 当前数码管加 1（即目标序列）不一样；即存在时延的问题；名师归纳总结 - - - - - - -第 9 页,共 9 页