计算机组成原理实验指导书.docx

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1、计算机组成原理实验指导书适用TD-CMA实验设备实验一基本运算器实验一、 实验原理运算器内部含有三个独立运算部件，分别为算术、逻辑和移位运算部件，要处理的数据存于暂存器A和暂存器B，三个部件同时接受来自A和B的数据（有些处理器体系结构把移位运算器放于算术和逻辑运算部件之前，如ARM），各部件对操作数进行何种运算由控制信号S3S0和CN来决定，任何时候，多路选择开关只选择三部件中一个部件的结果作为ALU的输出。如果是影响进位的运算，还将置进位标志FC，在运算结果输出前，置ALU零标志。ALU中所有模块集成在一片CPLD中。 逻辑运算部件由逻辑门构成，较为简单，而后面又有专门的算术运算部件设计实验

2、，在此对这两个部件不再赘述。移位运算采用的是桶形移位器，一般采用交叉开关矩阵来实现，交叉开关的原理如图1-1-2所示。图中显示的是一个4X4的矩阵（系统中是一个8X8的矩阵）。每一个输入都通过开关与一个输出相连，把沿对角线的开关导通，就可实现移位功能，即：(1) 对于逻辑左移或逻辑右移功能，将一条对角线的开关导通，这将所有的输入位与所使用的输出分别相连,而没有同任何输入相连的则输出连接0。(2) 对于循环右移功能，右移对角线同互补的左移对角线一起激活。例如，在4位矩阵中使用右1和左3对角线来实现右循环1位。(3) 对于未连接的输出位，移位时使用符号扩展或是0填充，具体由相应的指令控制。使用另外

3、的逻辑进行移位总量译码和符号判别。原理如图1-1-1所示图1-1-1 运算器原理图运算器内部含有三个独立运算部件，分别为算术、逻辑和移位运算部件，要处理的数据存于暂存器A和暂存器B，三个部件同时接受来自A和B的数据（有些处理器体系结构把移位运算器放于算术和逻辑运算部件之前，如ARM），各部件对操作数进行何种运算由控制信号S3S0来决定，任何时候，多路选择开关只选择三部件中一个部件的结果作为ALU的输出。如果是算术运算，还将置进位标志FC，在运算结果输出前，置ALU零标志。ALU中所有模块集成在一片CPLD(MAXII EPM240)中。 逻辑运算部件由逻辑门构成，较为简单，而后面又有专门的算术

4、运算部件设计实验，在此对这两个部件不再赘述。移位运算采用的是桶形移位器，一般采用交叉开关矩阵来实现，交叉开关的原理如图1-1-2所示。图中显示的是一个4X4的矩阵（系统中是一个8X8的矩阵）。每一个输入都通过开关与一个输出相连，把沿对角线的开关导通，就可实现移位功能，即： (1) 对于逻辑左移或逻辑右移功能，将一条对角线的开关导通，这将所有的输入位与所使用的输出分别相连,而没有同任何输入相连的则输出连接0。 (2) 对于循环右移功能，右移对角线同互补的左移对角线一起激活。例如，在4位矩阵中使用右1和左3对角线来实现右循环1位。 (3) 对于未连接的输出位，算术右移使用符号扩展而不是0填充。使用

5、另外的逻辑进行移位总量译码和符号判别。图1-1-2 交叉开关桶形移位器原理图运算器部件由一片CPLD实现。ALU的输入和输出通过三态门74LS245连到CPU内总线上，另外还有指示灯标明进位标志FC和零标志FZ。请注意：实验箱上凡丝印标注有马蹄形标记|_|，表示这两根排针之间是连通的。图中除T4和CLR，其余信号均来自于ALU单元的排线座，实验箱中所有单元的T1、T2、T3、T4都连接至控制总线单元的T1、T2、T3、T4，CLR都连接至CON单元的CLR按钮。T4由时序单元的TS4提供（时序单元的介绍见附录二），其余控制信号均由CON单元的二进制数据开关模拟给出。控制信号中除T4为脉冲信号外

6、，其余均为电平信号，其中ALU_B为低有效，其余为高有效。 暂存器A和暂存器B的数据能在LED灯上实时显示，原理如图1-1-3所示（以A0为例，其它相同）。进位标志FC、零标志FZ和数据总线D7D0的显示原理也是如此。图1-1-3 A0显示原理图ALU和外围电路的连接如图1-1-4所示，图中的小方框代表排针座。运算器的逻辑功能表如表1-1-1所示，其中S3 S2 S1 S0 CN为控制信号，FC为进位标志，FZ为运算器零标志，表中功能栏内的FC、FZ表示当前运算会影响到该标志。图1-1-4 ALU和外围电路连接原理图表1-1-1 运算器逻辑功能表二、实验步骤(1) 按图1-1-5连接实验电路，

7、并检查无误。图中将用户需要连接的信号用圆圈标明（其它实验相同）。 图1-1-5 实验接线图 (2) 将时序与操作台单元的开关KK2置为单拍档,开关KK1、KK3置为运行档。 (3) 打开电源开关，如果听到有嘀报警声，说明有总线竞争现象，应立即关闭电源，重新检查接线，直到错误排除。然后按动CON单元的CLR按钮，将运算器的A、B和FC、FZ清零。 (4) 用输入开关向暂存器A置数。 拨动CON单元的SD27SD20数据开关，形成二进制数（或其它数值），数据显示亮为1，灭为0。 置LDA=1，LDB=0，连续按动时序单元的ST按钮，产生一个T4上沿，则将二进制数置入暂存器A中，暂存器A的值通过AL

8、U单元的A7A0八位LED灯显示。(5) 用输入开关向暂存器B置数。 拨动CON单元的SD27SD20数据开关，形成二进制数（或其它数值）。 置LDA=0，LDB=1，连续按动时序单元的ST按钮，产生一个T4上沿，则将二进制数置入暂存器B中，暂存器B的值通过ALU单元的B7B0八位LED灯显示。 (6) 改变运算器的功能设置，观察运算器的输出。置ALU_B=0、LDA=0、LDB=0，然后按表1-1-1置S3、S2、S1、S0和Cn的数值，并观察数据总线LED显示灯显示的结果。如置S3、S2、S1、S0为0010，运算器作逻辑与运算，置S3、S2、S1、S0为1001，运算器作加法运算。 如果

9、实验箱和PC联机操作，则可通过软件中的数据通路图来观测实验结果（软件使用说明请看附录一），方法是：打开软件，选择联机软件的“【实验】【运算器实验】”，打开运算器实验的数据通路图，如图1-1-6所示。进行上面的手动操作，每按动一次ST按钮，数据通路图会有数据的流动，反映当前运算器所做的操作，或在软件中选择“【调试】【单节拍】”，其作用相当于将时序单元的状态开关KK2置为单拍档后按动了一次ST按钮，数据通路图也会反映当前运算器所做的操作。重复上述操作，并完成表1-1-2。然后改变A、B的值，验证FC、FZ的锁存功能。图1-1-6 数据通路图 重复上述操作，并完成表1-1-2。然后改变A、B的值，验

10、证FC、FZ的锁存功能。 表1-1-2 运算结果表 运算类型ABS3 S2 S1 S0 CN结果逻辑运算65A70 0 0 0XF=( 65 ) FC=( ) FZ=( )65A70 0 0 1XF=( A7 ) FC=( ) FZ=( )0 0 1 0XF=( ) FC=( ) FZ=( )0 0 1 1XF=( ) FC=( ) FZ=( )0 1 0 0XF=( ) FC=( ) FZ=( )移位运算0 1 0 1XF=( ) FC=( ) FZ=( )0 1 1 00F=( ) FC=( ) FZ=( )1F=( ) FC=( ) FZ=( )0 1 1 10F=( ) FC=( )

11、FZ=( )1F=( ) FC=( ) FZ=( )算术运算1 0 0 0 XF=( ) FC=( ) FZ=( )1 0 0 1XF=( ) FC=( ) FZ=( )1 0 1 0（FC=0）XF=( ) FC=( ) FZ=( )1 0 1 0（FC=1）XF=( ) FC=( ) FZ=( )1 0 1 1XF=( ) FC=( ) FZ=( )1 1 0 0XF=( ) FC=( ) FZ=( )1 1 0 1XF=( ) FC=( ) FZ=( )实验二、超前进位加法器设计实验一、实验原理 图1-2-5 EMP1270 引脚分配图 EPM1270T144共有116个I/O脚，本单元

12、引出110个，其中60个以排针形式引出，供实验使用，其余50个以双列扩展插座形式给出，并标记为JP，JP座的I/O分配如图1-2-6所示。 图1-2-6 JP座I/O分配图 实验步骤 (1)根据上述加法器的逻辑原理使用Quartus II软件编辑相应的电路原理图并进行编译，其在EPM1270芯片中对应的引脚如图1-2-7所示，框外文字表示I/O号，框内文字表示该引脚的含义（本实验例程见安装路径CpldAdderAdder.qpf工程）。图1-2-7 引脚分配图 (2)关闭实验系统电源，按图1-2-8连接实验电路，图中将用户需要连接的信号用圆圈标明。 图1-2-8 实验接线图 (3) 打开实验系统电源，将生成的POF文件下载到EPM1270中去。 (4) 以CON单元中的SD17SD10八个二进制开关为被加数A，SD07SD00八个二进制开关为加数B，K7用来模拟来自低位的进位信号，相加的结果在CPLD单元的L7L0八个LED灯显示，相加后向高位的进位用CPLD单元的L8灯显示。给A和B 置不同的数，观察相加的结果。