电子密码锁程序设计报告.docx

《电子密码锁程序设计报告.docx》由会员分享，可在线阅读，更多相关《电子密码锁程序设计报告.docx（9页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、课程设计报告课程设计题目：8位数字密码锁设计学院：计算机科学与技术学院姓名：王小川班级：10级2班学号：指导老师：黄为民2012年2月17日1. 课程设计的目的和要求设计一数字密码锁，在锁开的情况下输入密码，设置密码共八位，用数据开关sw0-sw9分别代表数字0，1,2,3，9。输入的密码用七段显示器显示。具体要求如下：数字密码锁为八位十进制数字，密码可以设置与修改；开锁时间定位8秒；开锁时间到8秒，锁没开，红灯亮。设计一个万能密码，当主任忘记密码时也能开锁。用一位LED灯（绿色）表示开闭状态。2. 课程设计提示此系统可以分为密码输入删除控制模块，寄存模块，比较模块，扫描模块，定时模块几部分。

2、密码输入删除控制模块设计考虑：（1） 编码器：对数据开关sw0-sw9的电平信号，分别代表0-9；（2） 设计与删除密码操作及显示按设计要求处理。（3） 信号设置Set：输入新密码确定键-当锁已经打开，输入新密码，按set建，重设密码成功。Back：数字删除按键-每按一次删除最后输入的数字，密码显示右移一位，同时左边空位补0. Lock：密码锁显示信号-lock=0（LED灯灭），锁未开；lock=1（LED灯亮），锁已开。Close：关锁信号-当锁开以后，按close对应的按键，灯灭。Check：密码校验信号-在lock=0时，从数据开关输入8位开锁密码后按check，若与原密码相同，loc

3、k=1，灯亮开锁；否则灯不亮，锁未开。3.设计流程图空闲时间空闲时间空闲时间空闲时间否是输入密码？否 锁定时间到S2状态空闲时间空闲时间空闲时间 是输入密码？ 否S3状态空闲时间空闲时间空闲时间是系统死锁状态空闲时间空闲时间空闲时间输入密码？Pass门开空闲时间空闲时间空闲时间修改密码空闲时间空闲时间空闲时间4.总体框架源代码：Elock.v文件/module elock(n0,n1,n2,n3,n4,n5,n6,n7,n8,n9,reset,back,check,set,close,lock,clk,nCR,out1,out2,out3,out4,out5,out6,out7,out8,ci

4、n,cout);input n0,n1,n2,n3,n4,n5,n6,n7,n8,n9,back,check,set,close,nCR,cin;/n0-n9表示十个开关，输入十进制数；back为返回一次重输入密码；check验证密码；set设置密码；close关闭电子密码锁；cin控制到8秒是否死锁及蜂鸣；input clk;/50MHZ脉冲input reset;/恢复初始密码output lock;/开锁状态output 6:0out1,out2,out3,out4,out5,out6,out7,out8;/七段显示器输出reg 3:0num1,num2,num3,num4,num5,n

5、um6,num7,num8;/输出的待验证的密码reg 31:0code;/密码寄存器reg 4:1temp;/reg lock;output cout;reg 3:0qh,ql;wire clk_1Hz;/获得1HZ脉冲 clk_1hz clk1(clk,nCR,clk_1Hz); always(posedge clk_1Hz)/输入模块beginif(n0,n1,n2,n3,n4,n5,n6,n7,n8,n9!=10b)begincase(n9,n8,n7,n6,n5,n4,n3,n2,n1,n0)10b:temp=4d0;10b:temp=4d1;10b:temp=4d2;10b:tem

6、p=4d3;10b:temp=4d4;10b:temp=4d5;10b:temp=4d6;10b:temp=4d7;10b:temp=4d8;10b:temp=4d9;endcasenum8=num7;num7=num6;num6=num5;num5=num4;num4=num3;num3=num2;num2=num1;num1=temp;endelse if(!back)/删除修改输入的密码beginnum1=num2;num2=num3;num3=num4;num4=num5;num5=num6;num6=num7;num7=num8;num8=1d0;endendalways(posed

7、ge clk_1Hz)/启动cin，8秒时没有开锁，进入死锁及报警beginif(lock|!check|qh=1&ql=3)begin qh=0;ql=0;endelse if(cin)beginif(ql=3)begin ql=0;if(qh=1) qh=0;else qh=qh+1;endelse ql=ql+1;endendassign cout=(qh=1&ql=3&cin&lock=0)?1:0;always(posedge clk_1Hz)/开锁及关锁beginif(lock=0&!check)beginif(code=num8,num7,num6,num5,num4,num3,

8、num2,num1)lock=1;elseif(num8,num7,num6,num5,num4,num3,num2,num1=32b)/万能密码开锁lock=1;endelse if(lock=1&!close)lock=0;else if(lock=0&cout=1)lock=0;endalways(posedge clk_1Hz)/重设密码beginif(reset)code=32h;else if(lock=1&set)code=num8,num7,num6,num5,num4,num3,num2,num1;endhex_seg seld1(num1,out1);/七段显示器显示8位输

9、入的密码hex_seg seld2(num2,out2);hex_seg seld3(num3,out3);hex_seg seld4(num4,out4);hex_seg seld5(num5,out5);hex_seg seld6(num6,out6);hex_seg seld7(num7,out7);hex_seg seld8(num8,out8);endmodule/1hz.v文件（获取1hz脉冲）/module clk_1hz(CLK, RST, clk_1Hz); input CLK, RST; output clk_1Hz; wire clk_1MHz, clk_100KHz,

10、clk_10KHz, clk_1KHz, clk_100Hz, clk_10Hz; /assign clock = clk_1MHz, clk_100KHz, clk_10KHz, clk_1KHz, clk_100Hz, clk_10Hz, clk_1Hz; divide_by_50 d6 (clk_1MHz, CLK, RST); divide_by_10 d5 (clk_100KHz, clk_1MHz, RST); divide_by_10 d4 (clk_10KHz, clk_100KHz, RST); divide_by_10 d3 (clk_1KHz, clk_10KHz, RS

11、T); divide_by_10 d2 (clk_100Hz, clk_1KHz, RST); divide_by_10 d1 (clk_10Hz, clk_100Hz, RST); divide_by_10 d0 (clk_1Hz, clk_10Hz, RST); endmodulemodule divide_by_10 (Q, CLK, RST,); input CLK, RST; output Q; reg Q; reg 2:0 count; always (posedge CLK or negedge RST) begin if (RST) begin Q = 1b0; count =

12、 3b000; end else if (count 4) begin count = count + 1b1; end else begin count = 3b000; Q = Q; end end endmodule module divide_by_50 (Q, CLK, RST); input CLK, RST; output Q; reg Q; reg 4:0 count; always (posedge CLK or negedge RST) begin if (RST) begin Q = 1b0; count = 5b00000; end else if (count 24)

13、 begin count = count + 1b1; end else begin count = 5b00000; Q = Q; end end endmodule/7p.v文件（七段显示器）/module hex_seg (hex_digit, seg); input 3:0 hex_digit; output 6:0 seg; reg 6:0 seg; / seg = g,f,e,d,c,b,a; / 0 is on and 1 is off always (hex_digit) case(hex_digit) 5h0: seg = 7h3F; 5h1: seg = 7h06; / -

14、a- 5h2: seg = 7h5B; / | | 5h3: seg = 7h4F; / f b 5h4: seg = 7h66; / | | 5h5: seg = 7h6D; / -g- 5h6: seg = 7h7D; / | | 5h7: seg = 7h07; / e c 5h8: seg = 7h7F; / | | 5h9: seg = 7h67; / -d- 5ha: seg = 7h77; 5hb: seg = 7h7C; 5hc: seg = 7h39; 5hd: seg = 7h5E; 5he: seg = 7h79; 5hf: seg = 7h71; endcase endmodule