基于CPLD的频率计设计.doc

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1、内蒙古科技大学本科生毕业设计说明书（毕业论文）题 目：基于CPLD的频率计设计 学生姓名：李 松学 号：4专 业：测控技术与仪器班 级：测控05-3班指导教师：燕芳 讲师基于CPLD的频率计设计摘 要频率计是一种基本的测量仪器，频率测量是电子学测量中最为基本的测量之一。由于频率信号抗干扰性强，易于传输，因此可以获得较高的测量精度。所以它被广泛应用于航天、电子、测控等领域。复杂可编程逻辑器件（CPLD）具有集成度高、运算速度快、开发周期短等特点，它的出现，改变了数字电路的设计方法，增强了设计的灵活性。鉴于此，本文提出了一种基于CPLD的数字频率计的设计方法。该设计电路简洁，软件潜力得到充分挖掘，

2、低频段测量精度高，有效防止了干扰的侵入。从实验结果上看，采用CPLD设计的电子电路，可以弥补传统硬件电子电路设计中的不足。在硬件设计中不能完成的仿真实验可以在软件设计中实现，这是利用CPLD设计的最大优点。同时程序在EDA软件平台Max+plusII上编译仿真后使结果更加清晰，波形测试点读数精确，参数调节方便。因此软件仿真设计可以节省设计资源，减少设计步骤，缩短设计周期。关键词：频率计；EDA技术；CPLD；Design of the frequency meter based on CPLDAbstractFrequency meter is a basic measuring instru

3、ment, and measuring electronics are the most basic one of the measurements. Because the strong anti-jamming is easy to transport, so the measurement accuracy of frequency signals can be higher. It is so widely used in aerospace, electronics, measurement and control fields and so on.Complex programma

4、ble logic device (CPLD) has the of characteristics of highly integrated, high computing speed, shorter development cycle and so on, the appearance of it changs the methods of digital circuit design, and enhances design flexibility. In view of this, this paper produces a CPLD-based digital frequency

5、meters design method. This designs circuit is simple, softwares potential is fully tapped and low-frequency measurements have high accuracy, effectively preventing the intrusion of the interference. The experimental results from the point of view, the use of CPLD design of electronic circuits can ma

6、ke up for the traditional hardware designing electronic circuits deficiencies. Some simulation results can not be completed in the hardware design, but can be achieved in software design, this is the greatest advantages of the CPLD design. At the same time, the procedures can compile on the EDA soft

7、ware platform-Max+plusII, so that the results after the simulation are even more clear, readings of test point waveforms are accurate, parameters are adjusted facilitatily. Therefore the software simulation design can save resources, reduce design steps and shorten the design cycle.Key words: Freque

8、ncy meter; EDA technology; CPLD;目 录摘 要IAbstractII目 录III第一章 绪 论11.1 基于CPLD的频率计系统设计工程背景11.2 频率计设计的目的和意义21.2.1 频率计设计的目的21.2.2 频率计设计的意义21.3 论文所做的工作及研究内容3第二章 设计环境介绍52.1 EDA技术的发展及VHDL简介52.1.1 EDA技术的发展52.1.2 CPLD器件及其特点62.1.3 VHDL简介62.2 基于EDA的CPLD/FPGA设计流程82.2.1 设计输入（原理图/HDL文本编辑）82.2.2 综合92.2.3 适配92.2.4 时序仿

9、真与功能仿真92.2.5 编程下载102.2.6 硬件测试102.3 Max+Plus开发工具102.3.1 Max+Plus的功能102.3.2 系统要求112.3.3 Max+Plus的设计过程11第三章 频率计的设计方案133.1 传统方法133.2 现代方法143.3 数字频率计的设计原理153.4 数字频率计的设计方法18第四章 频率计的硬件设计过程234.1 电源部分234.2 整形部分234.3 CPLD芯片244.4 显示部分254.5 报警部分274.6 键盘部分284.7 晶振部分28第五章 频率计的软件设计过程295.1 基于直接测频法设计部分295.1.1 分频器模块2

10、95.1.2 闸门定时模块335.1.3测频控制信号发生器模块345.1.4计数器模块375.1.5锁存器模块395.1.6显示模块405.2 基于等精度测频法设计部分415.2.1校正模块415.2.2分频器模块415.2.3 D触发器模块425.2.4除法器模块435.2.5乘法器模块445.2.6高、低位转换模块445.3 模块下载45第六章 调试476.1 硬件调试476.2 软件调试486.3 结论50参考文献51附录A 设计源程序53直接测频法53等精度测频法57附录B 电路图63基于CPLD的频率计顶层电路设计图（1）-直接测频法63基于CPLD的频率计顶层电路设计图（2）-等精

11、度测频法64基于CPLD的频率计硬件电路设计图（3）-直接测频法65基于CPLD的频率计硬件电路设计图（4）-等精度测频法66致 谢67第一章 绪 论1.1 基于CPLD的频率计系统设计工程背景20世纪后期，信息技术、电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的大大提高。微电子技术的进步使集成电路设计在不断地向超大规模、极低功耗和超高速的方向发展，在功能上，现代集成电路已能实现单片电子系统SOC（System on chip）的功能。进入九十年代后，复杂可编程逻辑器件（Complex Programmable Log

12、ic Device）已经成为ASIC的主流产品，在整个ASIC市场占有了较大的份额。它们一般具有可重编程特性，实现的工艺有EPROM技术、闪烁EPROM技术和EPROM技术，可用固定长度的金属线实现逻辑单元之间的互连。这种连续式结构能够方便地预测设计的时序，同时保证了CPLD的高速性能。CPLD的集成度一般可达数千甚至数万门，能够实现较大规模的电路集成。现代电子设计技术的核心是EDA（Electronics Design Automation）技术。就是依赖功能强大的计算机，使设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA软件来完成对系统硬件功能的实现。EDA技术在硬件实现方面融

13、合了大规模集成电路制造技术、IC版图设计技术、ASIC测试和封装技术、FPGA/CPLD编程下载技术、自动测试技术等；在计算机辅助工程方面融合了计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）、计算机辅助工程（CAE）技术以及多种计算机语言的设计概念，而在现代电子学方面则容纳了更多的内容，如电子线路设计理论、数字信号处理技术、数字系统建模和优化技术及长线技术理论等等，因此EDA技术为现代电子理论和设计的表达与实现提供了可能性。1.2 频率计设计的目的和意义1.2.1 频率计设计的目的随着科学技术与计算机应用的不断发展，测量控制系统层出不穷。在被测信号中，较多的是模拟

14、和数字开关信号。此外还经常遇到以频率为参数的测量信号。例如流量，转速晶体压力传感以及参变量频率转换后的信号等等。对于这些以频率为参数的被测信号通常采用测频法，频率的测量在生产和科研部门中经常使用，也是一些大型系统实时检测的重要组成部分。数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。它不仅可以测量正弦波、方波、三角波、尖脉冲信号和其他具有周期特性的信号的频率，而且还可以测量它们的周期。经过改装，可以测量脉冲宽度，做成数字式脉宽测量仪；可以测量电容做成数字式电容测量仪；在电路中增加传感器，还可以做成数字脉搏仪、计价器等。因此数字频率计在测量物理量方面应用广泛。随着数字电路的飞速发展

15、，数字频率计的发展也很快。通常能对频率和时间两种以上的功能进行数字化测量的仪器，称为数字式频率计（通用计数器或数字式技术器）。 1.2.2 频率计设计的意义在传统的控制系统中，通常将单片机作为控制核心并辅以相应的元器件构成一个整体。但这种方法硬件连线复杂、可靠性差，且在实际应用中往往需要外加扩展芯片，这无疑会增大控制系统的体积，还会增加引入干扰的可能性。对一些体积小的控制系统，要求以尽可能小的器件体积实现尽可能复杂的控制功能，直接应用单片机及其扩展芯片就难以达到所期望的效果。 目前许多高精度的数字频率计都采用单片机加上外部的高速计数器来实现。然而单片机的时钟频率不高导致测速比较慢，并且在这种设

16、计中，由于PCB板的集成度不高，导致PCB板面积大，信号走线长，因此难以提高计数器的工作频率。此外，PCB板的集成度不高还会使得高频信号容易受到外界的干扰，从而大大降低了测量精度。复杂可编程逻辑器件（CPLD）具有集成度高、运算速度快、开发周期短等特点，基于CPLD的数字频率计的设计电路简洁，软件潜力得到充分挖掘，低频段测量精度高，有效防止了干扰的侵入。其独到之处体现在用软件取代了硬件。基于CPLD设计的频率计，在传统意义设计上实现了一些突破。1、用单元电路或单片机技术设计的频率计电路复杂、稳定性差。采用CPLD就能够克服这一点，它可以把具有控制功能的各个模块程序下载在一块芯片上。这一块芯片就

17、能代替原来的许许多多的单元电路或单片机的控制芯片和大量的外围电路。大大的简化了电路结构，提高了电路稳定性。2、以往的频率计测量范围都是有限的，为测量不同频率的信号都要专门的设计某一部分电路，这样很麻烦。而基于CPLD设计的频率计可以通过修改VHDL语言程序来达到改变测量范围的目的。1.3 论文所做的工作及研究内容随着EDA技术的发展和可编程逻辑器件的广泛使用，传统的自下而上的数字电路设计方法、工具、器件已远远落后于当今技术的发展。基于EDA技术和硬件描述语言的自上而下的设计技术正在承担起越来越多的数字系统设计任务。本设计主要论述了利用CPLD实现多功能频率计的过程，使得频率计具有了测量精度高、

18、功能丰富、控制灵活等特点。该频率计按照直接测频法、等精度测频法的原理，克服了传统技术中测频精度随被测信号频率下降而下降的缺点。两种测量方法测量均具有较高的测量精度。 本设计主要工作包括以下几项内容：1、简述了当今频率计的发展情况，对几种常用的测频方法进行了介绍和对比。2、在CPLD基础上分别采用直接测频法、等精度测频法来实现对频率的测量。3、完成了基于EDA平台Max+plusII的CPLD的软件电路设计，并且编译调试。4、利用CPLD芯片完成了硬件电路设计及下载、调试。第二章 设计环境介绍本设计采用VHDL硬件描述语言及原理图设计模块作为设计输入，内部有强大的库支持，在电子设计的各个阶段、各

19、个层次通过计算机模拟仿真验证。2.1 EDA技术的发展及VHDL简介2.1.1 EDA技术的发展EDA技术发展的历程同大规模集成电路设计技术、计算机辅助工程、可编程逻辑器件，以及电子设计技术和工艺的发展是同步的。EDA技术在进入21世纪以后，得到了更大的发展，突出表现在以下几个方面：1、电子设计成果以自主知识产权的方式得以明确表达和确认成为可能。2、电子技术全方位纳入EDA领域，除了日益成熟的数字技术外，传统的电路系统设计建模理念发生了重大的变化：软件无线电技术的崛起，模拟电路系统硬件描述语言的表达和设计的标准化，系统可编程模拟器件的出现，数字信号处理和图像处理的全硬件实现方案普遍接受，软硬件

20、技术的进一步融合等。3、在方针和设计两方面支持标准硬件描述语言的功能强大的EDA软件不断推出。4、EDA技术使得电子领域各学科的界限更加模糊，更加互为包容：模拟与数字、软件与硬件、系统与器件、ASIC与GPGA、行为与结构等。5、更大规模的FPGA和CPLD器件的不断推出。6、基于EDA工具的ASIC设计标准单元以涵盖了大规模电子系统及IP核模块。软硬件IP核在电子行业的产业领域、技术领域和设计应用领域得到进一步确认。（ IP即Intellectual Property，即知识产权的简称，往往指一个公司出售给另一个公司的硬件设计包）。2.1.2 CPLD器件及其特点CPLD器件继承了ASIC的

21、大规模、高集成度、高可靠性的优点，又克服了ASIC设计周期长、投资大、灵活性差的缺点，逐步成为复杂数字软硬件电路设计的理想首选，它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化、可编程性和实现方案容易改等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产（一般在10000件以下）之中。几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD器件。CPLD器件已成为电子产品不可缺少的组成部分，它的设计和应用成为电子工程师必备的一种技能。CPLD器件内部采用自顶向下的方法：首

22、先定义好系统高层次的功能，然后按照要求对系统进行分解，分解出的每个子系统具有相应的功能，对这些子系统仍然可以继续分解，直到分解为许多基本逻辑模块，从顶层到底层的设计层次清楚。底层各功能模块采用原理图输入方式，过程简单，另外的优点是各模块均可进行功能仿真，便于发现错误和进行修改。CPLD也是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。2.1.3 VHDL简介VHDL（Very High Speed Integrated Cir

23、cuit Hardware Description Language，超高速集成电路硬件描述语言）是在20世纪80年代后期，由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE的一种工业标准硬件描述语言。相比传统的电路系统设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下和基于库的设计的特点，因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电

24、路（ASIC）的设计。VHDL语言覆盖面广、描述能力强，能支持硬件的设计、验证、综合和测试，是一种多层次的硬件描述语言。一个VHDL设计由若干个VHDL文件构成，每个文件主要包含如下三个部分中的一个或全部：1、程序包（Package）；2、实体（Entity）；3、结构体（Architecture）。其各自部分作用如图2.1 所示：图2.1 VHDL的各部分作用一个完整的VHDL设计必须包含一个实体和一个与之对应的结构体。一个实体可对应多个结构体，以说明采用不同方法来描述电路。2.2 基于EDA的CPLD/FPGA设计流程一个完整的、典型的EDA设计流程既是自顶向下设计方法的具体实施途径，也是

25、EDA工具软件本身的组成结构。基于EDA的CPLD/FPGA设计流程包括：2.2.1 设计输入（原理图/HDL文本编辑）1、图形输入图形输入通常包括状态图输入、波形图输入和原理图输入三种常用方法。状态图输入方法就是根据电路的控制条件和不同的转换方式，用绘图的方法，在EDA工具的状态图编辑器上绘制出状态图，然后由EDA编译器和综合器将此状态变化流程图形编译综合成电路网表。波形图输入方法则是将待设计的电路看成是一个黑盒子，只需告诉EDA工具该黑盒电子电路的输入和输出时序波形图，EDA工具即能据此完成黑盒子电路的设计。原理图输入方法类似于传统电子设计方法的原理图编辑输入方式，即在EDA软件的图形编辑

26、界面上绘制能完成特定功能的电路原理图。原理图由逻辑器件（符号）和连接线构成，图中的逻辑器件可以是EDA软件库中预制的功能模块，如与门、或门、非门、触发器以及各种含74系列器件功能的宏功能块，甚至还有一些类似于IP的功能块。原理图编辑绘制完成后，原理图编辑器将对输入的图形文件进行排错，之后再将其编译成适用于逻辑综合的网表文件。用原理图表达的输入方法的优点如下：（1）设计者进行电子线路设计不需要增加新的相关知识，如VHDL等。（2）方法与用PROTEEL作图相似，设计过程形象直观，适用于初学或演示教学。（3）对于较小的电路模型，其结构与实际电路十分接近，设计者易于把握电路全局。（4）由于设计方式接

27、近于底层电路布局，因此易于控制逻辑资源的耗用，节省面积。2、HDL文本输入这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言（HDL）的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。可以说，应用HDL文本输入的方法为EDA技术的应用和发展打开了一个广阔的天地。2.2.2 综合整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬

28、件结构用某种网表文件的方式对应起来，成为相应的映射关系。如果把综合理解为映射过程，那么显然这种映射不是唯一的，并且综合的优化也不是单纯的或一个方向的。为了达到速度、面积、性能的要求，往往需要对综合加以约束，称为综合约束。2.2.3 适配适配器也称为结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。适配所选定的目标器件（FPGA/CPLD芯片）必须属于原综合器指定的目标器件系列。通常，EDA软件中的综合器可由专业的第三方EDA公司提供的，而适配器则需由FPGA/CPLD供应商提供。因为适配器的适配对象直接与器件的结构细节

29、相对应。逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件。2.2.4 时序仿真与功能仿真在编程下载前必须利用EDA工具对适配生成的结果进行模拟测试，就是所谓的仿真。仿真就是让计算机根据一定的算法和一定的仿真库对CPLD设计进行模拟，以验证设计，排除错误。2.2.5 编程下载把适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD进行下载，以便进行硬件调试和验证（Hardware Debugging）。通常，

30、将对CPLD的下载称为编程（Program），对FPGA中的SRAM进行直接下载的方式称为配置（Configure）。2.2.6 硬件测试最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一的测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。2.3 Max+Plus开发工具2.3.1 Max+Plus的功能Max+Plus（Multiple Array Matrix and Programmable Logic User System）开发工具是美国Altera公司自行设计的一种CAE软件工具，是为开发其可编程控制器件而推出的专用软件，其易学、易用、界面友好且

31、集成程度高。它具有全面的逻辑设计能力，设计者可以自由组合文本、图形和波形输入法，建立起层次化的单器件或多器件设计。利用该工具配备的编辑、编译、仿真、综合、芯片编程等功能，将设计的电路图或电路描述程序变成基本的逻辑单元写入到可编程芯片中（如CPLD、FPGA），做成ASIC芯片。Max+Plus支持FLEX、MAX及Classic等系列EDA器件，设计者无须精通器件内部的复杂结构，只需用自己熟悉的设计输入工具，如高级行为语言、原理图或波形图进行设计输入，它便将这些设计转换成目标结构所要求的格式，从而简化了设计过程。而且Max+Plus提供了丰富的逻辑功能库供设计者使用。设计者利用以上这些库及自己

32、添加的宏功能模块，可大大减轻设计的工作量.，减轻了设计者的工作负担，使设计者可以快速完成所需的设计。使用该软件，用户从开始设计逻辑到完成器件下载编程一般只需数个小时时间，其中设计的编辑时间往往仅需数分钟。用于可在一个工作日内完成实现设计项目的多次修改，直至最终设计定型。Max+plusII支持的设计输入方式主要有4种：图形输入（gdf文件）、AHDL语言（Altera 公司自定义的HDL）、VerilogHDL以及VHDL。还有其他常用的EDA工具产生的输入文件，如EDIF文件；Floorplan编辑器（低层编辑程序），可方便进行管脚锁定，逻辑单元分配；层次化设计管理；LPM（可调参数模块）。

33、Max+plusII支持的设计校验：时序分析、功能仿真、时序仿真、波形分析/模拟器、生成一些标准文件为其他EDA工具使用。2.3.2 系统要求Max+plusII软件对计算机的要求较低：操作系统：Windows 95/98或Windows 2000；安装所占空间：80Mbytes；内存要求：可用内存48MB（物理内存及虚存之和），其中物理内存至少16MB。2.3.3 Max+Plus的设计过程Max+Plus软件设计的流程应包括5个部分。 图2.2 设计流程图1、设计输入 可以采用原理图输入、HDL语言描述、EDIF网表读入及波形输入等方式。2、功能仿真 此时为零延时模式，主要为检验输入是否有

34、误。3、项目编译 主要完成器件的选择及配置，逻辑的综合及器件的装入，延时信息的提取。图2.3 Max+Plus编译器的编译过程4、验证仿真 将编译产生的延时信息加入到设计中，进行布局后的仿真，是与实际器件工作时情况基本相同的仿真。5、编程校验 用验证仿真确认的配置文件经EPROM或编程电缆配置可编程器件，加入实际激励，进行测试，以检查是否完成预定功能。以上各步如果出现错误的现象，则需重新回到设计输入阶段，改正错误输入或调整电路后重复上述过程。 第三章 频率计的设计方案3.1 传统方法传统的数字电子系统或IC设计中，手工设计占了较大的比例。一般先按电子系统的具体功能要求进行功能划分，然后对每个子

35、模块画出真值表，用卡诺图进行手工逻辑简化，写出布尔表达式，画出相应的逻辑线路图，再据此选择元器件，设计电路板，最后进行实测与调试。手工设计方法的缺点是：（1）复杂电路的设计、调试十分困难。（2）如果某一过程存在错误，查找和修改十分不便。（3）设计过程中产生大量文档，不易管理。（4）对于集成电路设计而言，设计实现过程与具体生产工艺直接相关，因此可移植性差。（5）只有在设计出样机或生产出芯片后才能进行实测。传统的集成电路设计流程图如下：图3.1 传统的集成电路设计流程图传统的手工设计发展而来的自底向上的设计方法，如图3-2所示。在进行手式电路设计时，一个硬件系统的实现过程是从选择具体的元器件开始的

36、。图3.2 自底向上的设计方法这些传统数字系统的设计主要基于标准逻辑器件，如TIL系列、CMOS系列，采用“bottomup”（自底向上）的方法构成系统。这种“试凑法”设计无固定套路可寻，主要凭借设计者的经验，所设计的数字系统虽然不乏构思巧妙者，但往往要用很多标准器件。3.2 现代方法随着集成电路发展，自底向上的设计方法已逐步被现代的自顶向下的设计方法所取代。所谓自顶向下的设计，就是设计者首先从整体上规划整个系统的功能和性能，然后对系统进行划分，分解为规模较小、功能较为简单的局部模块，并确立它们之间的相互关系，这种划分过程可以不断地进行下去，直到划分得到的单元可以映射到物理实现。自顶向下的设计

37、方法流程图如下：图3.3 自顶向下的设计方法流程图与传统的设计方法相比，EDA具有如下优点：（1）采用硬件描述语言作为设计输入。 （2）库（Library）的引入。（3）设计文档的管理。（4）强大的系统建模、电路仿真功能。（5）具有自主知识产权。（6）开发技术的标准化、规范化以及IP核的可利用性。（7）适用于高效率大规模系统设计的自顶向下设计方案。（8）全方位地利用计算机自动设计、仿真和测试技术。（9）对设计者的硬件知识和硬件经验要求低。（10）高速性能好。这是与以CPU为主的电路系统相比。（11）纯硬件系统的高可靠性。3.3 数字频率计的设计原理频率计是能够测量和显示信号频率的电路。所谓频率

38、，就是周期性信号在单位时间 （1 s）内变化的次数。数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。常用的测频方法有两种，一种是测周期法，一种是测频率法。测周期法需要有基准时钟频率Fs，在待测信号一个周期Tx内，记录基准系统时钟频率的周期数Ns，则被测频率可表示为： （3.1）测频率法就是在一定时间间隔Tw（该时间定义为闸门时间）内，测得这个周期性信号的重复交换次数为Nx，则其频率可表示为： （3.2）这两种方法的计数值会产生正负一个字的误差，并且被测精度与计数器中记录的数值Nx有关，为保证测试精度，一般对于低频信号采用测周期法，对于高频信号采用测频率法。目前常用的测频方法可以分

39、为三类，即：（1）比较法：通过与标准频率Fs比较确定被测频率Fx，测量精度主要取决于标准频率Fs。主要方法有用于低频频率测量的拍频法、示波器法和用于高频频段测量的差频法等。（2）电路频率特性测量法：由电路的已知参数与电路的频率特性得到被测频率Fx，主要方法包括用于低频段的电桥法和用于高频或微波频段的谐振法。（3）记数器法：由单位时间内周期信号的重复次数测得Fx。目前最常用的是电子计数器法，其测量精度主要取决于基准时间和记数的量化误差。而本设计用两种方法实现测频，第一种是直接测频法。所设计的频率计基本测量原理是，首先用频率稳定的标准信号产生闸门信号，并在一定的闸门时间内，用计数器计算待测信号脉冲

40、的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用LED数码显示管显示出来。直接测频法控制波形图如下：图3.4 直接测频法时序控制波形图直接测频法的一般思路是：在精确规定计数允许周期T内，计数器对被测信号的周期（脉冲）数进行计数，计数允许周期T的长度决定了被测信号频率的范围。较长的计数允许周期T对低频信号而言有利于改善测量精度，但对于高频信号来说，则会产生溢出；较短的计数允许周期T对低频信号的测量，虽然精度降低，但能测量的最大频率较高，且不会溢出。因此本设计为提高测频精度，加入4个量程档位。1档为0Hz9999Hz，2档为10Hz99.99KHz，3档为100

41、Hz999.9KHz，4档为1000Hz9.999MHz,并且具有超量程提示功能，在超出目前量程档次时报警。第二种测频方法是等精度测频法，等精度测频法是在计数器测频法的基础上发展来的，利用两个计数器在共同的闸门信号控制下对被测信号和标准信号同时计数，所得的计数值经过一系列的计算模块后输出显示。图3.5 等精度测频法时序控制波形图此种测频可获得较高的测量精度，测频范围是0Hz40MHz，测频范围广。并且具有超量程报警功能。3.4 数字频率计的设计方法本设计的核心部件是CPLD芯片，所有信号包括基准频率信号，被测信号均送到CPLD芯片中，基于直接测频法设计的系统包含以下模块：分频器模块、闸门定时信

42、号模块、测频控制信号发生器模块、4个有时钟使能的十进制计数器模块、4个锁存器模块、显示模块。 图3.6 采用直接测频法的数字频率计设计频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。测频的过程是将试验箱上的4MHz的频率经分频器变成1KHz的时钟信号，再经过闸门定时信号控制器再分频，得到4种不同的闸门控制信号，分别是1Hz、10Hz、100Hz、1000Hz四种，从而可以测出09.999MHz内的高频、低频信号。并且具有超量程提示功能，在超出目前量程档次时报警。以产生1Hz的闸门信号为例，经过测频控制信号发生器，计数使能信号能产生一个1 s 脉宽的周期信号，并对频率计的每一个计数器的使能端

43、进行同步控制。当使能信号为高电平时允许计数，为低电平时停止计数，并保持其所计脉冲个数。在停止计数期间，首先需要一个锁存信号的上跳沿将计数器在前1 s的计数值锁存进数据锁存器中，并由外部的7段译码器译出，并稳定显示。锁存信号之后，必须有一个清零信号对计数器进行清零，为下1 s 的技术操作做准备。其中控制信号频率始终为1 Hz ，那么使能信号的脉宽正好为1 S，可以用作技术闸门信号。然后根据测频的时序要求，可得出逻辑信号和清零信号的逻辑描述。计数完成后，利用技术使能信号反向值的上跳沿产生一个锁存信号。0.5 s后，清零信号产生一个清零信号上跳沿。计数器的特殊之处是，有一时钟使能输入端ena，用于锁

44、存计数值。当高电平时计数允许，低电平时计数禁止。锁存器的设计要求为若已有4位B C D码存于此模块的输入口，在锁存信号的上跳沿后即被锁存到寄存器内部，并由寄存器的输出端输出，然后有实验箱上7 段译码器译成能在数码管上显示输出的相应数值。具体各模块的作用是：分频器模块：将试验箱上的4MHz的时钟信号变成1KHz的信号。闸门定时信号模块：将输入的1KHz，产生4种不同的闸门信号，为控制信号发生器提供4种不同的频率信号：1KH、100Hz、10Hz、1Hz。测频控制信号发生器模块：每次测量时，用由时基标准信号产生的闸门信号启动计数器，对输入脉冲信号计数，闸门信号结束即将计数结果送入锁存器，然后计数器

45、清零，准备下一次计数。十进制计数器模块：从测频原理的介绍中可以看出，测频的本质就是计数，所以计数器也是系统中不可或缺的模块。锁存器模块：锁存计数器数值。其好处是使显示数据稳定，不会由于周期性的清零信号而不断闪烁。锁存器的位数跟计数器的位数一致。显示模块：控制共阴极数码管显示、输出。基于等精度测频法设计的测频系统包括以下模块：校正模块、D触发器模块、分频器模块、四位除法器模块、两个十进制计数器模块、乘法器模块、高、低位转换模块、显示模块。 图3.7 采用等精度测频法的数字频率计设计 频率测量的原理是：设CNT10-1和CNT10-2是两个可控十进制计数器。标准频率信号从CNT10-1的时钟输入端

46、CLK输入，其频率为Fs，被测频率信号从CNT10-2的时钟输入端CLK输入，其频率为Fx。当预置门控信号为高电平时，被测信号的上升沿通过触发器D的Q端同时启动计数器CNT10-1和CNT10-2。CNT10-1和CNT10-2分别对标准信号Fs和被测信号Fx同时计数。当预置门信号为低电平时，随后而至的被测信号的上升沿将使两个计数器同时关闭。设在一次预置门电路T内对被测信号计数为Nx，对标准信号计数为Ns，则下式成立： （3.3）由此推得： （3.4）若所测频率为Fx，其真实值Fxe，标准频率为Fs，一次测量中，由于Fx计数的起停都是由该信号的上跳沿触发的，因此在T内对Fx的计数Nx无误差，在此时间内的计数Ns最多相差一个脉冲，即et1，则下式成立 （3.5） （3.6）可分别推得