百进制计数器.docx

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1、百进制计数器位设计要求：在数码管上实现0-99的递增与递减循环计数。但 设计目的：通过实验更透彻的掌握编写程序的能力，并且拓展VHDL语言的应用o但设计原理：但 硬件要求：主芯片EMP240T100C5, 1个拨码开关，数码管但设计步骤:1 .使用Quartus II新建一个工程ybjz,输入源程序后，进行编译。2 .进行仿真测试。3 .进行引脚分配:Node NameDirectionLocation1dkInputPIN_122dis 6OutputPIN_993dis 5OutputPIN_984dis 可OutputPIN_975dis 3OutputPIN_966dis 2Outpu

2、tPIN_957dislOutputPIN_928dis0OutputPIN_919r5OutputPIN_610r4OutputPIN_511r3OutputPIN_412r2OutputPIN_313rlOutputPIN_214r0OutputPIN_115resetInputPIN_30.下载结果到EMP240开发板，以及通过数码管验证结果是否正确。原理图:源程序：库library ieee;use ieee.std_logic_l 164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;实体entity

3、 ybjz2 isport(clk:in stdogic;reset:in stdjogic;加法，减法计数的控制 dis:out std_logic_vector(6 downto 0)数码管的段选-r:out std_logic_vector(5 downto 0);-数码管的位选- end ybjz2;结构体architecture one of ybjz2 issignal m,n,z:integer range 0 to 9;signal clkl:std_logic;signal clk2:std_logic;signal led integer range 0 to 5;begi

4、n1000分频与100分频程序process(clk)variable ent 1 integer range 0 to 25000;variable cnt2: integer range 0 to 1000;beginif rising_edge(clk) thenif ent 1=25000 thencntl:=0;clkl=not clkl;if cnt2= 1000 thencnt2:=0;clk2=not clk2;elsecnt2:=cnt2+l;end if;elsecntl:=cntl+l;end if;end if;end process;计数process (clk2,r

5、eset)beginif clk2!event and clk2=T thenif reset=,r thenif m=9 thenm=0;if n-9 thenn=0;elsen=n+l;end if;elsem=m+l;end if;end if;if reset=,O, thenif m=0 thenm=9;if n=0 thenn=9;elsen=n-l;end if;elsem=m-1;end if;end if;end if;end process;数码管地址扫描process(clkl)beginif rising_edge(clkl) thenif led=l thenled=

6、0;elseledz=m;rz=n;r=101111;when others=z=0;rdisdisdisdisdisdisdisdisdisdisdis=0000000;end case;end process;end one;n数据处理与分析结果： 通过分频得到1HZ 与1000HZ的频率，1000HZ的频率用于数码管的扫描，1HZ 的频率用于计数。应用一个拨码开关reset来控制计数的递增 与递减，再通过“选择“程序判断扫描到数码管时将计数的 值赋给数码管，最后，有7段译码将数字显示出来。n收获和体会: 这次实验我们运用QUARTOS II软 件设计完成了百进制计数器，我通过学习更加深刻的体会到 VHDL语言的应用，增强了我的专业知识，让我能更灵活的使用知识。