同步时序逻辑电路的设计方法.ppt

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1、同步时序逻辑电路的设计方法 Still waters run deep.流静水深流静水深,人静心深人静心深 Where there is life,there is hope。有生命必有希望。有生命必有希望例例 设计一个同步设计一个同步5 5进制加法计数器进制加法计数器2（2 2）状态分配，列状态转换编码表。）状态分配，列状态转换编码表。(1(1）根据设计要求，设定状态，）根据设计要求，设定状态，画出状态转换图。该状态图不须化简。画出状态转换图。该状态图不须化简。状态转换表状态转换表（3 3）选择触发器。选用）选择触发器。选用JKJK触发器。触发器。（4 4）求各触发器的驱动方程和进位输出方程

2、。）求各触发器的驱动方程和进位输出方程。画出电路的次态卡诺图。画出电路的次态卡诺图。3 将电路的次态卡诺图进行分解，将电路的次态卡诺图进行分解，并将由这些卡诺图化简得到的并将由这些卡诺图化简得到的状态方程化为状态方程化为JK触发器特性方触发器特性方程的形式：程的形式：4再画出输出卡诺图再画出输出卡诺图 可得电路的输出方程：可得电路的输出方程：5（5）将各驱动方程与输出方程归纳如下：将各驱动方程与输出方程归纳如下：（6 6）画逻辑图。）画逻辑图。利用逻辑分析的方法画出电路完整的状态图。利用逻辑分析的方法画出电路完整的状态图。6（7）检查能否自启动）检查能否自启动可见，如果电路进入无效状态可见，如

3、果电路进入无效状态101、110、111时，在时，在CP脉冲作用下，脉冲作用下，分别进入有效状态分别进入有效状态010、010、000。所以电路能够自启动。所以电路能够自启动。7S0 0初始状态或没有收到初始状态或没有收到1 1时的状态；时的状态；例例 设设计计一一个个串串行行数数据据检检测测器器。该该检检测测器器有有一一个个输输入入端端X，它它的的功功能能是是对对输输入入信信号号进进行行检检测测。当当连连续续输输入入三三个个1 1（以以及及三三个个以以上上1 1）时，该电路输出）时，该电路输出Y=1=1，否则输出，否则输出Y=0=0。解：解：（1 1）根据设计要求，设定状态）根据设计要求，设

4、定状态:：S2 2连续收到两个连续收到两个1 1后的状态；后的状态；S1 1收到一个收到一个1 1后的状态；后的状态；S3 3连续收到三个连续收到三个1 1（以及三个以上（以及三个以上1 1）后的状态。）后的状态。（3 3）状态化简。）状态化简。观察上图观察上图可知，可知，S2和和S3是是等价状态，所以将等价状态，所以将S2和和S3合合并，并用并，并用S2表示，得简化状表示，得简化状态图态图:8（2 2）根据题意可画出）根据题意可画出原始状态图：原始状态图：（4 4）状态分配。）状态分配。该该电电路路有有3个个状状态态，可可以以用用2位位二二进进制制代代码码组组合合（00、01、10、11）中

5、中的的 三个代码表示。本例取三个代码表示。本例取S0=00、S1=01、S2=11。9（5 5）选择触发器。）选择触发器。本例选用本例选用2 2个个D触发器。触发器。编码后的状态图（6 6）求出状态方程、驱动方程和输出方程。）求出状态方程、驱动方程和输出方程。列出列出D触发器的驱动表、触发器的驱动表、画出电路的次态和输出卡诺图。画出电路的次态和输出卡诺图。10由输出卡诺图可得电路的输出方程：由输出卡诺图可得电路的输出方程：触发器的次态和输出卡诺图0Q0n10110000Y00111QnX001根据次态卡诺图和根据次态卡诺图和D触发器的驱动表可得各触发器的驱动卡诺图：触发器的驱动表可得各触发器的

6、驱动卡诺图：由各由各驱动卡诺图可得电路的驱动方程：驱动卡诺图可得电路的驱动方程：11各触发器的次态和输出卡诺图（7 7）画逻辑图。）画逻辑图。根据驱动方程和输出方程，画出逻辑图根据驱动方程和输出方程，画出逻辑图。（8）检查能否自启动。）检查能否自启动。12集成计数器的应用集成计数器的应用1414（1 1）同步级联。）同步级联。例例：用用两两片片4 4位位二二进进制制加加法法计计数数器器7416174161采采用用同同步步级级联联方方式式构构成成的的8 8位位二进制同步加法计数器，模为二进制同步加法计数器，模为1616=2561616=256。1 1计数器的级联计数器的级联（2 2）异步级联）异

7、步级联 例例：用用两两片片单单时时钟钟4位位二二进进制制可可逆逆计计数数器器74191采采用用异异步步级级联方式构成联方式构成8位二进制异步可逆计数器。位二进制异步可逆计数器。15（3）用计数器的输出端作进位）用计数器的输出端作进位/借位端借位端有的集成计数器没有进位有的集成计数器没有进位/借位输出端，这时可根据具体情况，借位输出端，这时可根据具体情况，用计数器的输出信号用计数器的输出信号Q3、Q2、Q1、Q0产生一个进位产生一个进位/借位。借位。16例：如用两片例：如用两片74290采用异步级联方式组成的二位采用异步级联方式组成的二位8421BCD码十进码十进制加法计数器。制加法计数器。模为

8、模为1010=1002 2组成任意进制计数器组成任意进制计数器（1）异步清零法异步清零法 异步清零法适用于具有异步清零端的集成计数器。异步清零法适用于具有异步清零端的集成计数器。17例例：用用同同步步十十进进制制加加法法计计数数器器74160（具具有有异异步步清清零零端端）和和与与非非门门组成的组成的6进制计数器。进制计数器。（2）同步清零法同步清零法同步清零法适用于具有同步清零端的集成计数器。同步清零法适用于具有同步清零端的集成计数器。例：用集成同步四位二进制计数器例：用集成同步四位二进制计数器74163（具有同步清零端）（具有同步清零端）和与非门组成的和与非门组成的6进制计数器。进制计数器

9、。18（3）异步预置数法异步预置数法异步预置数法适用于具有异步预置端的集成计数器。异步预置数法适用于具有异步预置端的集成计数器。例：用集成四位二进制可逆计数器例：用集成四位二进制可逆计数器74191（具有异步预置数端）（具有异步预置数端）和与非门组成的余和与非门组成的余3码码10进制计数器。进制计数器。19（4）同步预置数法同步预置数法同步预置数法适用于具有同步预置端的集成计数器。同步预置数法适用于具有同步预置端的集成计数器。例：用集成十进制加法计数器例：用集成十进制加法计数器74160（具有同步预置数端）（具有同步预置数端）和与非门组成的和与非门组成的7进制计数器。进制计数器。20例例 用用

10、十十进进制制加加法法器器7416074160（具具有有异异步步清清零零端端）组成组成4848进制计数器。进制计数器。21先将两芯片采用同步级联方式连接成先将两芯片采用同步级联方式连接成100100进制计数器，进制计数器，然后再用异步清零法组成了然后再用异步清零法组成了4848进制计数器。进制计数器。解解：因因为为N4848，而而7416074160为为模模1010计计数数器器，所所以以要要用用两两片片7416074160构构成成此计数器。此计数器。223 3组成分频器组成分频器模模N计数器进位输出端输出脉冲的频率是输入脉冲频率的计数器进位输出端输出脉冲的频率是输入脉冲频率的1/1/N，因，因此

11、可用模此可用模N计数器组成计数器组成N分频器。分频器。解解：因因为为32768=232768=21515，经经1515级级二二分分频频，就就可可获获得得频频率率为为1 1Hz的的脉脉冲冲信信号。因此将四片号。因此将四片7416174161级联，从高位片（级联，从高位片（4 4）的）的Q2 2输出即可。输出即可。例例 某某石石英英晶晶体体振振荡荡器器输输出出脉脉冲冲信信号号的的频频率率为为3276832768Hz，用用四四位位二二进进制加法器制加法器7416174161组成分频器，将其分频为频率为组成分频器，将其分频为频率为1 1Hz的脉冲信号。的脉冲信号。4 4组成序列信号发生器组成序列信号发

12、生器序列信号序列信号在时钟脉冲作用下产生的一串周期性的二进制信号在时钟脉冲作用下产生的一串周期性的二进制信号。23例例：用用74161（具具有有异异步步清清零零端端）及及门门电电路路构构成成序序列列信信号发生器。号发生器。其中其中74161与与G1构成了一个模构成了一个模5计数器。计数器。，因此，这是一个，因此，这是一个01010序列信号发生器，序列长度序列信号发生器，序列长度P=5。例例 试用试用4位二进制加法计数器位二进制加法计数器74161和数据选择器设计一和数据选择器设计一个个01100011序列发生器。序列发生器。解解：由由于于序序列列长长度度P=8，故故将将74161构构成成模模8计计数数器器，并并选选用用数数据据选选择择器器74151产生所需序列，从而得电路如下图所示。产生所需序列，从而得电路如下图所示。245组成脉冲分配器组成脉冲分配器25