静态时序分析与验证072022.pdf

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1、丹青不知老将至，贫贱于我如浮云。杜甫百川东到海，何时复西归？少壮不尽力，老大徒伤悲。汉乐府长歌行摘要：本文介绍了数字集成电路设计中静态时序分析（Static Timing Analysis）和形式验证（Formal Verification）的一般方法和流程。这两项技术提高了时序分析和验证的速度，在一定程度上缩短了数字电路设计的周期。本文使用 Synopsys公司的 PrimeTime进行静态时序分析，用Formality进行形式验证。由于它们都是基于 Tcl（Tool Command Language）的工具，本文对Tcl也作了简单的介绍。关键词：静态时序分析 形式验证 PrimeTime

2、Formality Tcl 海纳百川，有容乃大；壁立千仞，无欲则刚。林则徐忍一句，息一怒，饶一着，退一步。增广贤文目 录 第一章 绪论 (1)1.1 静态时序分析 1.2 时序验证技术 第二章 PrimeTime简介 (3)2.1 PrimeTime的特点和功能 2.2 PrimeTime进行时序分析的流程 2.3 静态时序分析中所使用的例子 2.4 PrimeTime的用户界面 第三章 Tcl与 pt_shell的使用 (6)3.1 Tcl中的变量 3.2 命令的嵌套 3.3 文本的引用 3.4 PrimeTime中的对象 3.4.1 对象的概念 3.4.2 在 PrimeTime中使用对象

3、 3.4.3 针对 collection的操作 3.5 属性 3.6 查看命令 第四章 静态时序分析前的准备工作 (12)4.1 编译时序模型 4.1.1 编译 Stamp Model 4.1.2 编译快速时序模型 4.2 设置查找路径和链接路径 4.3 读入设计文件 4.4 链接 4.5 设置操作条件和线上负载 4.6 设置基本的时序约束 4.6.1 对有关时钟的参数进行设置 4.6.2 设置时钟门校验 4.6.3 查看对该设计所作的设置 4.7 检查所设置的约束以及该设计的结构 第五章 静态时序分析 (18)5.1 设置端口延迟并检验时序 5.2 保存以上的设置 5.3 基本分析 5.4

4、生成 path timing report 5.5 设置时序中的例外 5.6 再次进行分析 第六章 Formality简介 (22)勿以恶小而为之，勿以善小而不为。刘备人不知而不愠，不亦君子乎？论语的基本特点 6.2 Formality在数字设计过程中的应用 6.3 Formality的功能 6.4 验证流程 第七章 形式验证 (27)7.1 fm_shell命令 7.2 一些基本概念 7.2.1 Reference Design和 Implementation Design 7.2.2 container 7.3 读入共享技术库 7.4 设置 Reference Design 7.5 设置

5、Implementation Design 7.6 保存及恢复所作的设置 7.7 验证 第八章 对验证失败的设计进行 Debug (32)8.1 查看不匹配点的详细信息 8.2 诊断程序 8.3 逻辑锥 8.3.1 逻辑锥的概念 8.3.2 查看不匹配点的逻辑锥 8.3.3 使用逻辑锥来 Debug 8.3.4 通过逻辑值来分析 先天下之忧而忧，后天下之乐而乐。范仲淹天行健，君子以自强不息。地势坤，君子以厚德载物。易经诸 论 1第一章 绪论 我们知道，集成电路已经进入到了 VLSI 和 ULSI 的时代，电路的规模迅速上升到了几十万门以至几百万门。而 IC 设计人员的设计能力则只是一个线性增长

6、的曲线，远远跟不上按照摩尔定律上升的电路规模和复杂度的要求。这促使了新的设计方法和高性能的 EDA 软件的不断发展。Synopsys 公司的董事长兼首席执行官 Aart de Geus 曾经提到，对于现在的 IC设计公司来说，面临着三个最大的问题：一是设计中的时序问题；二是验证时间太长；三是如何吸引并留住出色的设计工程师。他的话从一个侧面表明了，随着 IC设计的规模和复杂度的不断增加，随着数百万系统门的设计变得越来越普遍，时序分析和设计验证方面的问题正日益成为限制 IC 设计人员的瓶颈。对于这些问题，设计者们提出的策略有：创建物理综合技术、开发更快更方便的仿真器，使用静态时序分析和形式验证技术

7、、推动 IP 的设计和应用等等。本文将着重于探讨其中的静态时序分析和形式验证两项技术，在集成电路设计日益繁复的背景下，它们为 IC 产品更快更成功地面对市场提供了可能。1.1 静态时序分析 一般来说，要分析或检验一个电路设计的时序方面的特征有两种主要手段：动态时序仿真（Dynamic Timing Simulation）和静态时序分析（Static Timing Ana-lysis）。动态时序仿真的优点是比较精确，而且同后者相比较，它适用于更多的设计类型。但是它也存在着比较明显的缺点：首先是分析的速度比较慢；其次是它需要使用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径(critic

8、al pat-hs)，因为输入矢量未必是对所有相关的路径都敏感的。静态时序分析的分析速度比较快，而且它会对所有可能的路径都进行检查，不存在遗漏关键路径的问题。我们知道，IC 设计的最终目的是为了面对竞争日益激天行健，君子以自强不息。地势坤，君子以厚德载物。易经以铜为镜，可以正衣冠；以古为镜，可以知兴替；以人为镜，可以明得失。旧唐书魏征列传诸 论 2烈的市场，Time-to-market 是设计者们不得不考虑的问题，因此对他们来说，分析速度的提高，或者说分析时间的缩短，是一个非常重要的优点。1.2 形式验证技术 我们知道，验证问题往往是 IC 产品开发中最耗费时间的过程之一，而且它需要相当多的计

9、算资源。开发一个带有相应的测试向量的测试平台是很费时的工作，而且它要求开发者必须对设计行为有很好的很深入的理解。而形式验证技术，简单地说就是将两个设计或者说一个设计的两个不同阶段的版本进行等效性比较的技术，由于能够很有效地缩短为了解决关键的验证问题所花费的时间，正在逐渐地被更多的人接受和使用。这方面的工具有 Synopsys 公司的 Formality 和 Verp-lex 公司的 Conformal LEC 等。本文将讨论使用 Synopsys 的工具 PrimeTime 和 Formality 进行静态时序分析和形式验证的一般方法和流程。本文的第二章简要介绍了 PrimeTime 的基本功

10、能和特点。第三章介绍了 Tcl 在 PrimeTime 中的基本使用，重点是关于对象和属性的操作。第四章介绍了在进行静态时序分析之前要作的准备工作。第五章介绍了对一个具体例子进行静态时序分析的过程。第六章介绍了 Formality 的基本特点和验证流程。第七章介绍了对一个具体例子进行形式验证的过程。第八章介绍了对验证失败的设计进行 Debug 的各种技巧。人不知而不愠，不亦君子乎？论语老当益壮，宁移白首之心；穷且益坚，不坠青云之志。唐王勃PrimeTime简介 3第二章 PrimeTime简介 正如本文前面所提到的，静态时序分析方法由于有着更快的分析速度等优点，正在被更多的设计者们所重视。Pr

11、imeTime是 Synopsys的静态时序分析软件，常被用来分析大规模、同步、数字 ASIC。PrimeTime适用于门级的电路设计，可以和Synopsys公司的其它 EDA软件非常好的结合在一起使用。这一章将简要介绍 PrimeTime的基本功能和特点，以及使用 PrimeTime进行静态时序分析的一般过程。2.1 PrimeTime的特点和功能 作为专门的静态时序分析工具，PrimeTime可以为一个设计提供以下的时序分析和设计检查：？建立和保持时间的检查(setup and hold checks)时钟脉冲宽度的检查 时钟门的检查(clock-gating checks)recover

12、y and removal checks unclocked registers 未约束的时序端点（unconstrained timing endpoints）master-slave clock separation multiple clocked registers 组合反馈回路（combinational feedback loops）基于设计规则的检查，包括对最大电容、最大传输时间、最大扇出的检查 等。PrimeTime具有下面的特点：1）PrimeTime是可以独立运行的软件，它不需要逻辑综合过程中所必需的各种数据结构，而且它对内存的要求相对比较低。2）PrimeTime特别适用

13、于规模较大的、SOC（system-on-chip）的设计。先天下之忧而忧，后天下之乐而乐。范仲淹大丈夫处世，不能立功建业，几与草木同腐乎？罗贯中PrimeTime简介 4 在数字集成电路设计的流程中，版图前、全局布线之后已经版图后，都可以使用 PrimeTime进行静态时序分析。2.2 PrimeTime进行时序分析的流程 使用 PrimeTime对一个电路设计进行静态时序分析，一般要经过下面的步骤：1）设置设计环境 在可以进行时序分析之前，首先要进行一些必要的设置和准备工作。具体来说包括了：设置查找路径和链接路径 读入设计和库文件 链接顶层设计 对必要的操作条件进行设置，这里包括了线上负载

14、的模型、端口负载、驱 动、以及转换时间等 设置基本的时序约束并进行检查 2）指定时序约束(？timing assertions/constraints)包括定义时钟周期、波形、不确定度(uncertainty)、潜伏性(latency)，以及指明输入输出端口的延时等。3）设置时序例外(？timing exceptions)：这里包括了：设置多循环路径（multicycle paths）设置虚假路径（false paths）定义最大最小延时、路径的分段(path segmentation)以及无效的 arcs 4）进行时序分析：在作好以上准备工作的基础上，可以对电路进行静态时序分析，生成 con

15、stra-int reports和 path timing reports。以上仅仅是 PrimeTime进行静态时序分析的简单流程，在本文以下的部份中将会有更详细的叙述。万两黄金容易得，知心一个也难求。曹雪芹谋事在人，成事在天！增广贤文PrimeTime简介 5 2.3 静态时序分析中所使用的例子 在本文中，进行静态时序分析时所用的例子是微处理器 AMD 2910，图 2-2给出了它的顶层的电路图。Figure2-2 AMD 2910 微处理器 2.4 PrimeTime的用户界面 PrimeTime提供两种用户界面，图形用户界面 GUI（Graphical User Interf-ace）

16、和基于 Tcl的命令行界面 pt_shell，其运行方式分别是：PrimeTime pt_shell 退出的命令是 quit、exit或者d。事实上，在 GUI界面中通过菜单进行的每一个操作，都对应着相应的 pt_shell的命令。因此，本文以下的章节都只针对于 pt_ shell来完成。丈夫志四方，有事先悬弧，焉能钧三江，终年守菰蒲。顾炎武人之为学，不日进则日退，独学无友，则孤陋而难成；久处一方，则习染而不自觉。顾炎武Tcl与 pt_shell 的使用 6第三章 Tcl与 pt_shell的使用 Tcl是 Tool Command Language的缩写，由于 PrimeTime的命令语言是

17、基于Tcl标准的，所以在这一章里我想大致介绍一下 Tcl在 PrimeTime中的基本使用。除了一些最常用的 Tcl命令之外，主要介绍了 pt_shell中有关对象和属性的操作。事实上，大多数 synopsys公司的 EDA工具都是基于 Tcl标准的。例如在第二章的图 2-1中可以看到的综合软件 Design Compiler也是。由于都基于Tcl标准，PrimeTime中的大多数命令以及命令参数都和 Design Compiler中是相同的。3.1 Tcl中的变量 我们可以把 Tcl看作是一种比较高级的语言，它很容易理解和使用，所以这里对它的介绍也是很简单的。与变量有关的有下列操作：1）定义

18、变量：set 变量名 变量值 例如：set clock_period 10 2）引用变量：$变量名 例如：echo$clock_period 3）删除变量：unset 变量名 4）打印变量：printvar 变量名（无变量名时打印所有变量）或者：echo$变量名 举个例子，在使用 PrimeTime之前，我们可以把它设置成分页显示，以便于浏览在运行时生成的信息，此时可以使用如下的命令：set sh_enable_page_mode true 如果希望每次运行时 PrimeTime总是分页显示，可以到.synopsys_pt.setup文件中去更改 sh_enable_page_mode变量的设

19、置。丈夫志四方，有事先悬弧，焉能钧三江，终年守菰蒲。顾炎武勿以恶小而为之，勿以善小而不为。刘备Tcl与 pt_shell 的使用 7 3.2 命令的嵌套 在使用 PrimtTime的过程中，命令的嵌套经常会被用到。嵌套命令时，用方括号()分隔开每一层的命令，例如：命令 1 命令 2 命令 3 在这样一个例子中，命令 3 首先被执行，它的结果将被作为命令 2 的一个参数，然后依次执行下去。3.3 文本的引用 在 Tcl中，可以使用两种方法来引用文本或者说字符串：1）弱引用：使用双引号来引用文本。在双引号里出现的变量、命令和反斜杠不会被转义，仍然保持特殊意义。2）强引用：使用大括号来引用文本。大括

20、号中的字符串将按照字面上被引用。例如：set mydelay 10 echo The value of mydelay is$mydelay 得到的结果将是：The value of mydelay is 10，而 echo The value of mydelay is$mydelay 得到的结果将是：The value of mydelay is$mydelay。除此之外，可以使用反斜杠来转义一个单一的特殊字符，以及使用 expr命令来得到算术表达式的值。3.4 PrimeTime中的对象 3.4.1 对象的概念 在 IC 设计中，“对象(object)”是一个常用的概念。一般来说，一个设

21、计会包含以下的对象：Design、Cell、Port、Pin、Net、Clock等。在分析和验证的过程中，也经常要跟这些对象打交道。因此搞清楚这些概念，才不会在使用软件的过程中遇到不必要的障碍。天行健，君子以自强不息。地势坤，君子以厚德载物。易经百学须先立志。朱熹Tcl与 pt_shell 的使用 8 Design：有一定逻辑功能的电路描述，它可以是独立的，也可以包含有其他的子设计。虽然严格地来说子设计只是设计的一部份，但是 Synopsys也把它看作是一个 design。Cell：在 Synopsys的术语中，cell和 instance被认为是同样的概念，都是design中例化的一个具体元

22、件。Port：指主要的 input、output或者 design的 I/O管脚。Pin：对应于设计中的 cell的 input、output或者 I/O管脚。Reference：cell或者 instance参考的源设计的定义。Net：是指信号的名字，即通过连接 ports与 pins或者 pins与 pins而把一个设计连接在一起的金属线的名字。Clock：作为时钟源的 port或者 pin。下面的例子是用 VHDL语言描述的一个电路，包含了上面所说的各种对象：Figure3-1 3.4.2 在 PrimeTime中使用对象 PrimeTime提供了一个命令来选中这些对象，或者更准确地说是

23、建立一个这些对象的 collection，命令的形式为：get_objtype 其中 objtype是这种对象的类型，可以使用“help get_*”来查看。这个命令与Design Compiler中的 find命令有点类似。值得注意的是，这个命令并不是返回被选中对象的列表，而是建立一个指向被选中对象的 collection。这种方法比在 memory中保存一个庞大的列表要节省时间和资源。要列举所选中的对象，可以用 query_objects命令。通常可以把建立的collection设置为变量，以方便使用，例如：set data_ports get_ports D*query_objects$

24、data_ports 另外，也可以用 all_objtype命令来建立某种对象的 collection，例如：all_clocks、all_inputs、all_outputs、all_instances、all_registers、人之为学，不日进则日退，独学无友，则孤陋而难成；久处一方，则习染而不自觉。顾炎武良辰美景奈何天，便赏心乐事谁家院。则为你如花美眷，似水流年。汤显祖Tcl与 pt_shell 的使用 9all_connected等。其中 all_connected的作用是列出与某对象连接的所有 pin、port或者 net，例如要得到所有连接到 CLOCK的对象，可以：query_

25、objects all_connected get_nets CLOCK 3.4.3 针对 collection的操作 1）foreach_in_collection 顾名思义，这个命令的作用是对一个 collection中的所有的对象进行某种操作，其形式为 foreach_in_collection variable collection body 例如，要打印出端口总线 Y_OUTPUT的电容：foreach_in_collection outpin get_ports Y_OUTPUT*?set maxcap get_attribute$outpin wire_capacitance_m

26、ax?set pinnname get_attribute$outpin full_name?echo Max capacitance of port$pinname is$maxcap?说明：问号表示命令尚未结束，出现在引号，大括号和中括号里。这个命令比较复杂，它的执行过程是这样的：执行 get_ports命令得到collection；依次定义三个新的变量：outpin、maxcap以及 pinname；然后对于collection中的每一项，依次执行 echo命令。foreach_in_collection命令是针对于 collection的，对于一般的列表可以使用 Tcl中的标准命令 f

27、oreach。2）从 collection中增加或删除对象 add_to_collection collection object remove_from_collection collection object 其中的 object表示要增加或者删除的对象，这两个命令将返回一个新的collection。3）collection的过滤 百学须先立志。朱熹古之立大事者，不惟有超世之才，亦必有坚忍不拔之志。苏轼Tcl与 pt_shell 的使用 10 根据一定的条件对 collection进行过滤，可以使用 filter_collection命令，它将在 collection中寻找符合条件的对象，

28、并返回一个新的 collection，如果没有匹配的对象的话将返回空的字符串。也可以 collection命令中使用-filter参数。filter命令中的条件表达式可以使用以下的运算符：=,!=,=,=,=例如，要列出名字是 ND2,ND21,ND3,ND4p诸如此类的 cells：query get_cells*-hier-filter ref_name=ND*说明：在使用 PrimeTime时可以使用缩略的命令，这里就使用了 query来代替query_objects。3.5 属性 属性(arritubes)可以是 PrimeTime预定义的，也可以是从综合软件如 Design Comp

29、iler继承下来的(例如时钟周期、输入延迟、net的电容等)，也可以是由用户定义的。与属性相关的命令有：list_arritubes get_arritube report_arritube define_user_arritube set_user_arritube remove_user_arritube 利用这些命令可以很方便地了解设计，例如想知道 AM2910设计中的最大电压，可以：get_attribute get_designs AM2910 voltage_max 3.6 查看命令 与 Unix相似，可以使用 help或者 man来查看命令的用法。例如查看与 clock相关的命令

30、可以：天行健，君子以自强不息。地势坤，君子以厚德载物。易经云路鹏程九万里，雪窗萤火二十年。王实甫Tcl与 pt_shell 的使用 11 help*clock 查看命令的参数可以用如下的命令：help-verbose 其他的命令这里就不再赘述了，在后面的章节中使用到时再一一作介绍。古之立大事者，不惟有超世之才，亦必有坚忍不拔之志。苏轼丹青不知老将至，贫贱于我如浮云。杜甫静态时序分析前的准备工作 12第四章 静态时序分析前的准备工作 从第二章里的时序分析流程可以看到，在对一个设计进行静态时序分析之前，首先要作一些基本的环境设置和准备工作，包括：设置查找和链接路径；读入并链接所要分析的设计；设置操

31、作条件和线上负载模型(wire load model?)；设置基本的时序约束(?timing assertions)；检查所设置的约束以及该设计的结构。这一章将依次介绍这些内容。4.1 编译时序模型 4.1.1 编译 Stamp Model Stamp model是针对于复杂模块例如 DSP(digital signal processing)的核心或者 RAM而建立的静态时序模型。它一般是为晶体管级的设计而创建的，在设计中没有门级的网表。Stamp model中可以包含的时序信息有：pin-to-pin的arcs(?)、建立和保持时间、pin的电容和负载、以及三态输出、锁存器、内建时钟等。一

32、个 Stamp model包括两个源文件：1）.mod文件，包含对 pin-to-pin的 arc的描述（不包括延时）。2）.data文件，包括.mod文件中描述的每一个 arc的延迟数据。例如，对于 AM2910设计中的 Y 模块（见图 2-2），编译其 Stamp model：compile_stamp_model-model_file Y.mod-data_file Y.data-output Y 其中 Y.mod和 Y.data是源文件，编译后生成了两个.db文件：Y_lib.db和 Y.db。其中 Y_lib.db是一个库文件，其中包括一个被称为 core的单元；而 Y.db是一个设

33、计文件，是 Y_lib.db中的单元 core的例化。正是由于它们之间的这种关系，为了在链接时能够正确地例化 Y.db，库 Y_lib.db必须要加入到链接路径(link 谋事在人，成事在天！增广贤文忍一句，息一怒，饶一着，退一步。增广贤文静态时序分析前的准备工作 13_path)中去。4.1.2 编译快速时序模型 对于设计中的某些未完工的模块?比如说，该模块的 HDL，或者完整的stamp model没有完成你可以创建一个快速时序模型来进行分析。快速时序模型是一个临时性的模型，可以提供进行时序分析而需要的时序信息。实际上，快速时序模型是包含一系列 pt_shell命令的文件，而不是语言。这样

34、比使用 Stamp mo-del的语言去写一个模型花费的时间更少。例如为 AM2910中的 STACK模块创建一个快速时序模型：source-echo stack.qtm.pt report_qtm_model;save_qtm_model-output STACK-format db 其中 stack.qtm.pt是一个脚本文件，描述了建立快速时序模型所需要的所有pt_shell命令，所以在这里直接 source就可以了。它的具体内容参见附录1。创建好之后，用 save_qtm_model命令把该模型保存为.db格式的文件。同其他类型的模型一样，PrimeTime也创建了两个.db文件，ST

35、ACK_lib.db和 STACK.db。最后需要说明的是，4.1节中的操作并非对所有的设计都是必需的，所有我没有把它加入到本章开头的流程中去。4.2 设置查找路径和链接路径 查找路径和链接路径在 PrimeTime中对应着两个变量：search_path和link_path，用 set命令对它们进行设置。设置查找路径：set search_path.设置链接路径：set link_path*pt_lib.db STACK_lib.db Y_lib.db 我是在存放 AMD 2910的设计文件的目录下运行 PrimeTime的，所以把 search _path设置成当前目录“.”。常将有日思无

36、日，莫待无时思有时。增广贤文忍一句，息一怒，饶一着，退一步。增广贤文静态时序分析前的准备工作 14link_path中的符号“*”的意思是，当 PrimeTime在链接时，它会使用内存中的设计文件和库文件。pt_lib.db、STACK_lib.db、Y_lib.db是该设计中用到的库文件。4.3 读入设计文件 下面的表格给出了 PrimeTime可以接受的文件类型，以及读入每一种类型的设计时，所使用的不同命令。PrimeTime可以接受的文件类型 命令 Synopsys数据库文件（.db）read_db Verilog网表文件 read_verilog EDIF网表文件（Electronic

37、 Design Interchange Format）read_edif VHDL网表文件 read_vhdl 本文中分析的例子使用的是第一种格式，这是大部份 Synopsys工具都支持和共享的一种公用的中间结构，它是描述文本数据的二进制已编译表格式。例子中顶层的设计文件是 AM2910.db，所以这样读入该设计：read_db AM2910.db 4.4 链接 链接过程就在库文件中寻找到设计中所需要的元件，并将该设计例化的过程。PrimeTime首先调用 link_path中指定的所有的库文件，然后进行链接，该设计中的五个子模块 CONTROL、REGCNT、STACK、UPC、Y 会依次被

38、读入进来。可以看到，我们在定义 link_path的时候，一定要把所有的技术库（pt_lib.db）和模型库文件（STACK_lib.db、Y_lib.db）都写在里面，否则会导致链接的失败。链接使用如下的命令：常将有日思无日，莫待无时思有时。增广贤文志不强者智不达，言不信者行不果。墨翟静态时序分析前的准备工作 15 link_design AM2910 说明：1）在上面的例子中，我没有把子模块的设计文件读入到 Memory，因为在链接的时候 PrimeTime可以自动读入它们。但是注意这样做的前提是 PrimeTime能够在search_path中找到所有的子设计文件。2）如果在 link_

39、design命令中，没有指定需要链接的设计名，PrimeTime会链接当前设计。如果没有当前设计，PrimeTime会读入并链接最近的设计。3）在默认的情况下，变量 link_create_black_boxes的值是 true。如果链接过程中 PrimeTime无法找到某个元件的 reference，即无法将其例化，它将为该元件建立一个 black box。假如变量 link_create_black_boxes被设置为 false，链接将会失败。链接完成之后我们可以用下面的命令来查看当前读入的设计：list_design 还可以查看当前已经读入的单元的信息：report_cell 需要注意

40、的是，memory中只能存在一个已链接的设计，当你链接一个新的设计后，以前的设计将变成未链接的，此时所有的时序信息都将丢失，系统会给一个warning。你可以在链接新的设计之前使用命令 write_script 生成一个脚本（.pt文件），以后可以通过运行这个脚本来重新链接。4.5 设置操作条件和线上负载 set_operating_conditions-library pt_lib-min BCCOM-max WCCOM set_wire_load_mode top set_wire_load_model-library pt_lib-name 05x05-min set_wire_load

41、_model-library pt_lib-name 20 x20-max PrimeTime在产生 setup timing report的时候使用最大的操作条件和线上负载，在产生 hold timing reports的时候则使用最小的操作条件和线上负载。百学须先立志。朱熹良辰美景奈何天，便赏心乐事谁家院。则为你如花美眷，似水流年。汤显祖静态时序分析前的准备工作 16 如果最大和最小的操作条件在两个不同的库中，可以使用命令 set_min_library 来建立两个库之间的联系。可以用 list_libraries命令来查看所有的库，然后对需要详细了解的库，用“report_lib 库名”

42、来查看.4.6 设置基本的时序约束 4.6.1 对有关时钟的参数进行设置 create_clock-period 30 get_ports CLOCK set clock get_clock CLOCK set_clock_uncertainty 0.5$clock set_clock_latency-min 3.5$clock set_clock_latency-max 5.5$clock set_clock_transition-min 0.25$clock set_clock_transition-max 0.3$clock 如果设计中具有完全 back-annotated?(注释)的时

43、钟网络的话，上面的参数如 uncertainty、transition等都可以使用下面的命令自动得到：set_propagated_clock clock_object_list 4.6.2 设置时钟门校验(clock-gating checks)设定时钟门的建立和保持时间的数值，以及最小的脉冲宽度。set_clock_gating_check-setup 0.5-hold 0.1$clock set_min_pulse_width 2.0$clock 如果该设计是 back-annotated的，PrimeTime会从 SDF(standard delay format，标准延迟格式)中取得

44、以上参数。4.6.3 查看对该设计所作的设置 使用命令：report_design 可以得到该设计的最大、最小的操作条件和线上负载。report_reference 好学近乎知，力行近乎仁，知耻近乎勇。中庸良辰美景奈何天，便赏心乐事谁家院。则为你如花美眷，似水流年。汤显祖静态时序分析前的准备工作 17可以得到每个模块及其面积的信息。而且更重要的是，它能在各个模块中识别出stamp模型、以及快速时序模型，其余的模块都是门级的网表。4.7 检查所设置的约束以及该设计的结构 在开始静态时序分析之前，注意要执行下面的指令进行检查：check_timing 该命令会检查该设计的结构和约束，给出可能存在的

45、时序问题，如果存在问题的话则给出 errors或者 warnings。可以在 check_timing命令中设定参数，以得到有关 error和 warning的更多信息。具体的参数可以用命令“check_timing-help”查看，限于篇幅这里不再赘述。在本文所分析的设计AM2910中，check_timing之后产生了一些 warnings，这是因为设计中存在的无约束的端口引起的。解决这个问题的方法，将在下一章中讲述。一寸光阴一寸金，寸金难买寸光阴。增广贤文人不知而不愠，不亦君子乎？论语静态时序分析 18第五章 静态时序分析 这一章将讲述对 AM2910进行静态时序分析的过程。5.1 设置

46、端口延迟并检验时序 对于所有与时钟相关的端口，都要设置输入、输出的延迟。set_input_delay 0.0 all_inputs-clock$clock set_output_delay 2.0 get_port INTERRUPT_DRIVER_ENABLE-clock$clock set_output_delay 1.25 get_port MAPPING_ROM_ENABLE-clock$clock set_output_delay 0.5 get_port OVERFLOW-clock$clock set_output_delay 1.0 get_port PIPELINE_ENA

47、BLE-clock$clock set_output_delay 1.0 get_port Y_OUTPUT-clock$clock 除此之外，还要对所有的输入端设置一个驱动单元，对所有的输出端设置电容负载。set_driving_cell-lib_cell IV-library pt_lib all_inputs set_capacitance 0.5 all_outputs 说明：clock是在第四章中定义的变量（set clock get_clock CLOCK），以后出现将不再说明。完成以上的设置之后，可以再运行一次检查：check_timing 在上一章中我们看到，在对设计 AM29

48、10运行 check_timing的时候出现了错误信息，产生的原因是设计中存在着无约束的端口。现在再次检查，没有 warnings出现，该设计已经是完全约束的了。5.2 保存以上的设置 使用 write_script命令将所作的设置保存到一个脚本文件中，这样在下一次运行的时候可以直接通过该文件来完成所有的设置。该命令可以生成三种格式的文件：大丈夫处世，不能立功建业，几与草木同腐乎？罗贯中海纳百川，有容乃大；壁立千仞，无欲则刚。林则徐静态时序分析 19 1）Design Compiler的 dcsh格式（.dcsh）2）Design Compiler的 dctcl格式（.tcl）3）PrimeT

49、ime的文件格式：（.pt）命令的形式为：write_script-format dctc1-output AM2910.tc1 write_script-format dcsh-output AM2910.dcsh write_script-format ptsh-output AM2910.pt 事实上这种脚本文件，也是 PrimeTime和 Design Compiler传递数据的一种主要方法。对于使用 Design compiler来综合的电路设计，可以把一些重要的设置直接继承到 PrimeTime中来。在生成的脚本文件中，包含了以下的信息：Clocks names、waveforms

50、、latency、uncertainty Timing Exceptions false paths、multicycle paths、path groups、minimun and maximum delays Delays input and output delays、timing checks、all delay annotations Net and Port capacitance、resistance、fanout Design Environment wire load model、operation condition、drive、driving cell、transitio