EDA（II）课程设计实验报告-基于QuartusII软件和SmartSopc平台多功能数字钟设计.doc

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1、摘要上学期的EDA（I）实验为硬件实验，利用模电知识在面包板上连接线路实现多功能数字钟设计。本次EDA（II）实验为软件实验，利用数电知识、QuartusII软件、在以Cyclone II芯片为核心的SmartSOPC平台上实现多功能数字钟的设计和显示。4天时间，我设计出了符合基本要求，包括计时、显示、保持、清零、校分、校时和整点报时功能，并具备闹钟、星期计时功能的多功能数字钟。实验中，我首先对其从原理上进行了设计，随后在QuartusII软件中设计了具体的电路并将其仿真检验，最后将完整电路下载至SmartSOPC平台演示，最终予以了细节的完善及各种功能的实现。本文中，我将对本次实验的具体过程

2、，如数字钟设计要求、方案论证、各子模块设计原理、调试、仿真结果及编程下载等作出较为详细的说明。关键词：EDA（II），多功能数字钟，QuartusII，SmartSOPCAbstractOn semester EDA (I) tests is the hardware experiment, using the mold notified by telegram that knows connects the line on the bread board to realize the multi-function digital clock design. This EDA (II) tes

3、ts is the software experiment, using digital logic electric circuit knowledge, the QuartusII software, and the demonstration take the Cyclone II chip as in the core SmartSOPC platform to realize the multi-purpose digital clocks design and demonstrate. In 4 days, I designed have met the essential req

4、uirements, including time, demonstration, maintained, reset, minute divides ,hour divides and hourly chime function, also it had the alarm clock, the week time function multi- function digital clock. In the experiment, I first have carried on the design it by theory, afterward has designed the concr

5、ete electric circuit and its simulation examination in the QuartusII software, finally complete electric circuit downloading to the SmartSOPC platform demonstration, has given finally the detail consummation and each kind of function realization. In this article, I will make a more detailed explanat

6、ion to this experiments concrete process, as the digital clock design requirements, the project concept demonstration, various submodules principle of design, the debugging, the simulation result and programming downloading and so on.Keywords: EDA（II），Multi- function Digital Clock，QuartusII，SmartSOP

7、C目 录摘要IAbstractI1绪论1概述1数字钟主要功能介绍22设计要求说明32.1 设计概述32.2 设计基本要求3 设计提高部分要求33设计方案论证（整体电路的工作原理）4工作流程图4工作原理43.3整体电路图5本章总结54各子模块设计原理6脉冲发生电路6计时电路7清零电路8校时电路8整点报时电路8显示电路8闹钟电路8防颤电路8本章小结85调试8基本过程85.2 问题及解决85.2 本章总结86仿真8脉冲发生电路系统8计时电路系统8暂停电路系统8清零电路系统8校时电路系统8整点报时电路系统8显示电路系统8闹钟电路系统8本章小结87编程下载8基本过程8管脚号分配8结论8实验感想8参考文献

8、8附录A 原理图及波形仿真文件夹81绪论1.1EDA概述EDA技术，指以大规模可编程逻辑器件为载体，以硬件描述语言为系统逻辑描述为主要表达方式，以EDA开发软件为设计工具，通过有关的开发软件，自动完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻辑画简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标芯片的逻辑映射、编程下载等工作，最后形成集成电子系统或专用集成芯片的一门新技术。主要涉及环境主要分硬件环境和软件环境。Smartsopc实验平台图1-1：以Cyclone II芯片为核心的SmartSOPC多功能试验台图1-2：QuartusII软件界面QuartusII提供了

9、可编程片上系统（SOPC）设计的一个开发环境。QuartusII集成环境包括：系统级设计，嵌入式软件开发，可编程器件设计，综合，布局/步线，仿真验证。1.2数字钟主要功能介绍（1）24小时计时：可完成二十四小时的不间断计时，最大计时显示23小时59分59秒。在SmartSOPC平台上由6个7段数码管显示。（2）星期计时：可完成7天计时，从17显示在1个7段数码管上。（3）时钟清零：使用K2开关控制清零端。K2=1时，数字钟所有时间清零；K2=0时，正常计数显示。（4）时钟暂停：使用K1开关控制时钟脉冲输入信号。K1=1时，时钟将停止计数，暂停显示当前时刻；K1=0时，时钟即可从原显示时间继续计

10、时。使用此功能主要用于对时钟进行精确校对。例如通过时校对和分校对分别把时钟校对到12:00:00后可以启用时钟暂停按钮，等待当标准时间到12:00:00时，关掉时钟停止按钮，便可完成时钟的精准校对。（5）时钟快速校时：使用K3、K4、K5开关分别选择控制分、时、日进位端。1）K3=1，将1Hz脉冲加至分低位，校正分位，秒位计数不受影响；K3=0，正常秒位向分位进位，每60秒进1。2)K4=1，将1Hz脉冲加至小时低位，分位、秒位计数不受影响；K4=0，正常分位向小时位进位，每60分进1。3）K5=1，将1Hz脉冲加至星期进位，校正星期，时、分、秒位计数不受影响；K5=0，正常时位向星期位进位，

11、每24小时进1。（6）整点报时：实现每个整点报时。当时间到达任何一个整点时刻前，例如11点59分时，蜂鸣器将分别在11:59:53、11:59:55、11:59:55以三声低频鸣响，在11:59:59时以高频鸣响。（7）闹钟功能：实现定点闹钟功能。1）由于SmartSOPC平台上仅8个7段数码管，因此设计使用K6开关选择正常显示和闹钟设定显示，且为区分正常显示和那种显示，闹钟显示仅用6个数码管。K6=1,7个数码管正常显示星期、时、分、秒；K6=0,6个数码管分别显示星期、时、分，秒高位一直为0。2）闹钟计时仅时位和分位单独计数，没有进位。使用K7对闹钟的时位设定时间，即校时，K7=0，将脉冲

12、加至时进位，校时；K7=1，保持设定的时间。使用K8对闹钟的分位设定时间，即校分，K8=0，将脉冲加至分进位，校分；K8=1，保持设定的时间。一旦与设定时间相同，则蜂鸣器将以1Khz频率鸣响10秒钟。2设计要求说明 设计概述主要内容：利用QuartusII软件设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。并下载到SmartSOPC实验系统中演示。 设计基本要求（1）能进行正常的时、分、秒计时功能；（2）分别由六个数码管显示时分秒的计时；（3）K1是系统的使能开关（K1=0正常工作，K1=1时钟保

13、持不变）；（4）K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；（5）K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；（6）K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校分）；（7）使时钟具有整点报时功能（当时钟计到5953”时开始报时，在5953”, 5955”,5957”时报时频率为512Hz,5959”时报时频率为1KHz） 设计提高部分要求(1)闹表设定功能；(2)自己添加其他功能；3设计方案论证（整体电路的工作原理）工作流程图图3-1工作原理（1）基本电路：脉冲发生电路、计时电路脉冲发生电路是所有电路的工作前提，将SmartSOP

14、C平台提供的48MHz输出经过分频分为1Hz、1KHz和512Hz信号，分别用于计数和报时输入脉冲。计时电路是核心电路。其从脉冲发生电路接受1Hz的脉冲信号，进行时钟的60进制、24进制和7进制的相关设计。（2）功能电路：校时电路、清零电路、显示电路、整点报时电路这三个电路是围绕计时电路的基本功能电路。通过特定的端口输入计时电路或从计时电路得到输出。依次完成对计时时间的快速校正、对内部计时器值全部清零、对计时时间进行译码显示和在整点进行报时。（3）附加功能电路：闹钟电路、星期计时电路闹钟电路与计时电路在同7片数码管输出显示，故增加选择电路使显示电路分别显示。将正常工作时间与设定时间进行比较，一

15、旦相同则蜂鸣10秒。星期计时与24小时计时电路原理相同，增加一个模7计数，从17显示。整体电路图9个输入端，其中一个是系统频率48MHz输入，另8个为控制开关，分别为暂停开关K1、清零开关K2、正常工作时位校对开关K3、正常工作分位校对开关K4、校星期开关K5、脑中显示开关K6、闹钟校时开关K7和闹钟校分开关K8。3个输出端，蜂鸣器BEEP输出、7位数码管段码输出S6.0和位码输出X6.0。各个子模块均为封装后子电路。各个子电路的内部电路将在下章中予以说明。电路图如下：图3-23.4本章总结本章节给出了本次设计的总思路。对总体原理进行概括和总结，给出流程图，总电路图。对输入、输出端进行阐释说明

16、。并实行由自顶向下的设计方案，依次设计子模块，对每个模块的思路进行总结概括。4各子模块设计原理脉冲发生电路 图4-1：脉冲发生电路模块流程图图4-2（1）48分频使用2片4位二进制计数器74161构成一个模16和模3计数器，级联，可构成48分频。将系统提供输入48MHz分频为1MHz。电路图如下：图4-3（2）1000分频使用3片4位二进制计数器74161构成三个模10计数器的级联，可构成1000分频。使用两个1000分频级联（1）中的48分频，使输出信号频率为1Hz。在第一个1000分频后拉出一个输出端，为1KHz。电路图如下：图4-4（3）2分频使用7474的器重一个触发器构成模2计数器。

17、使用1KHz为输入，使输出为512hz。电路图如下：图4-5计时电路 图4-6：计数电路模块4.2.1流程图图4-7（1）分、秒60计数使用2片74161构成模6和模10级联，成为模60，作为秒和分的计数器，实现0059计数。秒位脉冲为1Hz，分位脉冲由秒位进位。电路图如下：图4-8（2）小时24计数使用2片74161，一片构成模3作为24小时的高位，另一片在前片为0、1时模10，前片为2时模4，实现0023计数。脉冲由分位进位。电路图如下：图4-9（3）星期7计数使用1片74161，构成模7作为一星期的7天计数，与秒、分、时不同之处在于，前者均从0000开始计数，星期计数从0001开始，实现

18、17计数。脉冲由小时位进位。电路图如下：图4-104.2.3级联模块图图4-114.3清零电路74161芯片的CLRN引脚为清零引脚，低电平有效，在计时电路设计时，将所有的CLRN端均设为高电平，不会有清零作用产生，因此，次项设计中，将分、秒60计数、小时24计数和星期7计数的清零端均连接于开关K2。为可实现K2=0时正常工作，K2=1时全部清零。则将K2的值取非后再接入。上述计时电路中已将此功能涵盖。4.4校时电路 图4-12：校时模块4.4.1电路图（1）校时原理本次实验中，我用到了校周、校时和校分。电路原理均一样，通过门电路的组合，实现K=0时正常工作，提供该给的进位IN脉冲，K=1时，

19、提供1Hz的CLK脉冲快速校正。电路如下：图4-13（2）加至计数电路图4-144.5整点报时电路图4-15：整点报时模块图4.5.1流程图设计简单的门电路，将规定时间（5953”,5955”,5957”,5959”）同响应频率相与，结果相或后输入到蜂鸣器。图4-164.5.2电路图（1）报时电路需要在5953”, 5955”,5957”时和512Hz的频率信号相与输出为1，我利用了F2和F1相或再和F0相与得到53”、55”、57”时输出为1。5959”则将所有的1相与然后和1KHz的频率信号相与，结果相或后输入到蜂鸣器。图4-17（2）综合前述基本功能电路图4-184.6显示电路图4-19

20、：显示电路模块4.6.1流程图图4-204.6.2电路图用由4片74151构成的28选4数据选择器得到输出，将输出用于显示译码器的输出，得到数码管的段码显示。另外，又3线8线译码器74138输出到数码管的位码，使共阴数码管显示。电路如下：图4-214.7闹钟电路图4-22：闹钟电路模块4.7.1流程图图4-234.7.2电路图（1）闹钟计时闹钟计时只需要24小时59分，但如果只比较这4个数字，闹铃时间为60秒，因此我选择了比较5个数字，将秒十位设定为0显示，因此闹铃10秒。为了设定时间，仅需单独计时不需进位，通过开关控制单独计时的脉冲输入，设定时间后脉冲将不给予，显示时间定在所需时间上。电路图

21、如下：图4-24（2）时间比较闹钟设计的原理是在正常计时和闹钟计时相同时蜂鸣器鸣响，因此比较电路运用门电路，将23小时59分0秒各位相同或，相同为1不同为0，得到的输出和1KHz相与后连接蜂鸣器。因为共有20位的比较，故先设计,4位比较器，然后以5个4位比较模块设计20位比较。电路图如下：4位比较图4-25：4个同或之后与输出20位比较图4-26：5个4位比较模块相与（3）选择显示由于SmartSOPC平台上只有8个数码管，而在正常显示时已用了7个，因此应对此7个数码管复用，运用一个开关K6，当K6=1时，正常计时显示，K6=0时闹钟计时显示。我选择了门电路来选择显示的输出，因为之前选择了5个

22、数字比较，但正常工作显示的是7个，而显示电路仅一个，因此设计为星期显示一直有输出。故选择闹钟6个数字显示输出，因此设计24位选择器。先设计两位的选择，生成模块后设计成4位选择，最后进行24位选择。电路图如下：2位选择 4位选择图4-27：2位选择电路 图（左）图4-28：4位选择电路 图（右）24位选择图4-29：24位选择电路4.8防颤电路图4-30：防颤开关模块4.8.1电路图运用D触发器的防颤功能，做成防颤开关，试验中用到了8个开关，因此将一个开关的防颤做成模块后产生8开关防颤。电路图如下：防颤原理 1个开关防颤模块图4-31 图4-328个防颤开关原理组合生成8个开关的防颤，电路图如下

23、：图4-334.9本章小结在此章节中，我详细描述了各子模块的设计原理，包括脉冲发生、计时、清零、校时、显示、整点报时、闹钟和防颤开关的原理。在原理说明的同时用流程图，模块图和电路图同时作用，清晰阐释设计思路。在整个设计中，我设计的分频器均由芯片74161担任，这样对于原理的理解较为简单和方便。在选择显示和闹钟时间的比较电路中我均从原理出发，运用门电路来实现，这样原理上较为容易分析和理解，但是加大了工作量，因此我也考虑可选择用集成芯片74157和7485等来实现。4.8中的防颤开关在原始设计中没有，但是若不用则结果不理想，一直产生随机数，因此运用上学期EDA（I）的思想，也加上防颤，效果立竿见影

24、的好。QuartusII软件是一款相对只能的软件，所以在设计时为防止线路太多而导致错误，我都采用了软件本身的模块生成来代替繁冗的电路图，减少连线工作，使电路图简洁明了。5调试QuatrusII软件的调试即编译。电路搭建或语言描述完以后应先进行编译，它是使得所建模型得以正常运行的检验，检查电路是否有逻辑问题等，只有编译成功后才可进行接下来的仿真下载等步骤。此编译分五步，分别是Analysis&Synthesis、Partiition Merge、Fitter、Assembler、Classic Timing Analyzer。在编译时，软件界面左下方会显示编译进行的进度。五个步骤由前到后一个一个

25、进行。全部完成后，编译栏上显示总编译进度为100%，及其各个步骤的编译时间消耗。若电路逻辑上有问题，则编译将出现问题，此时当Analysis&Synthesis进度为9%左右时编译即会停止，并用红色字体显示出错误所在。利用错误提示信息，可方便修改电路。修改后再次编译直到没有错误，编译成功。编译能找出的仅逻辑错误，如线路是否都连接上，是否命名错误等，但不会显示电路本身的功能等是否有问题。若没有逻辑错误，则编译成功，在编译栏上，系统将给出此次编译时发现此次电路上存在的warning及相关具体内容。一般情况下warning不影响电路的正常运行，故可忽略，但若warning过多，则应回头检查下电路是否

26、有问题。编译成功 编译信息图5-1 图5-2 5.2 问题及解决由于是第一次使用此软件，且为英文软件，因此在对专业说明的理解上有一定的偏差。但笨软件能编译出的错误仅为逻辑和语法错误，因此，大部分我所遇到的编译错误均为非法命名的问题，如下为遇到的典型错误：QuatrusII软件不接受中文命名。如，将一个框图命名为“计数”，则显示如下错误：图5-3不能区分大小写。如，将两个输出分别命名为A3.0和a3.0，则显示如下错误：图5-4输入输出不对称。如将a3.0输出给A，则显示如下错误：图5-5没有输入：图5-65.2 本章总结在设计过程中，因为可以在软件中生成模块，因此大大节省了时间和精力，但同时也

27、增加了错误的可能。解决办法是从基本电路开始编译，成功之后再生成模块，明确输入输出，在用模块连接电路时谨慎选择输入输出的对称性。6仿真6.1脉冲发生电路系统6.1.1模48将48MHz的频率经过由模16和模3级联的分频器，我将两个输出均取波形，得到如下图所示：图6-1:48M分频为3M和1M6.1.2模1000将48分频后的1MHz频率经过1000分频器，已经看不到输出结果，故将每个模10输出，可观察结果为正确，输出波形如下：图6-2:1M分频为1K6.1.2分频器脉冲发生器的最终结果是将48MHz的频率分成1KHz、512Hz和1Hz，在波形仿真中，已无法观察到如此庞大的变化，故所得大概图如下

28、：图6-3:48M分频为1K,512和16.2计时电路系统6.2.1分、秒60计数2片74161构成模6和模10级联，成为模60，实现0059计数。秒位脉冲为1Hz，分位脉冲由秒位进位。波形图如下：图6-4：0059分或秒6.2.2小时24计数2片74161，一片构成模3作为24小时的高位，另一片在前片为0、1时构成模10，前片为2时模4，实现0023计数。脉冲由分位进位。波形图如下：图6-5：0023小时6.2.3星期7计数1片74161，构成模7作为一星期的7天计数，从0001开始，实现17计数。脉冲由小时位进位。波形图如下：图6-6：星期176.2.4总计时显示范围为00:00:00:1

29、23:59:59:7图6-7：00:00:00:123:59:59:76.3暂停电路系统使用K1开关控制，当K1=0时正常工作，K1=1时暂停工作，波形图如下：图6-8：K1=1，暂停保持6.4清零电路系统使用K2开关控制，当K2=0时正常工作，K2=1时所有计数器全部清零，波形图如下：图6-9：K2=1，清零6.5校时电路系统6.5.1校分使用K3开关控制，当K3=0时正常工作，K3=1时快速校分，星期、小时、秒位正常工作，波形图如下：图6-10：K3=1，快速校分6.5.1校时使用K4开关控制，当K4=0时正常工作，K4=1时快速校时，星期、分、秒位正常工作，波形图如下：图6-11：K4=

30、1，快速校时6.5.1校星期使用K5开关控制，当K5=0时正常工作，K5=1时快速校星期，小时、分、秒位正常工作，波形图如下：图6-12：K5=1，快速校星期6.6整点报时电路系统在每个整点之前的5953”、55”、57”、59”各蜂鸣一声，前三声低频，最后一声高频。波形如下：图6-13：整点报时6.7显示电路系统显示电路波形仿真不能完整显示，部分波形图如下：图6-14：显示6.7闹钟电路系统6.7.1闹钟计时当K7=0和K8=0时正常计时，单独计为23小时，59分，0秒，没有进位。波形图如下：图6-15：闹钟计时6.7.2设定时间（1）当K7=1设定小时，即快速校时。波形图如下：图6-16（

31、2）当K8=1设定分钟，即快速校分。波形图如下：图6-176.9本章小结本章中，将电路的各子部分进行了仿真分析，验证了电路的正确性，保证下载后功能的准确性。在仿真的过程中，输入参数，如CLK、END TIME等的设定尤为重要，若没有设定合理的参数，即使功能正确，也有可能得不到结果。7编程下载将已经编译成功，且在一定程度上进行了仿真的程序下载到硬件SmartSOPC平台上，使设计的功能得以演示。步骤：（1） 分配管脚：在“Assignment”“Pins”中双击“Location”，按实验指导书管脚号分配。（2） 设定：在“Assignment”“Device” “Device&Qptions”

32、“Unused Pins”中选择“As input tri-stated”，即将悬空输入引脚均设为三态。（3） 下载：在“Tool” 中选择“Programmer”，在“Programmer/Configure”选择框中打勾，点击“Start”即开始下载。7.2管脚号分配图7-1：管脚号分配结论通过4天的努力，我最终实现了自己的设计，达到了基本要求，且在此基础上实现了星期显示、闹钟等附加功能。设计思路均来源于自己，从原理入手，到构思如何简单实现，综合运用所学知识，融会贯通。最后的设计出来的数字钟功能齐全，经过种种实验和改良，使得运行相当稳定，时钟计时不存在不稳定跳变和随机数的产生，显示电路不存

33、在闪烁及抖动现象，开关防颤功能良好体现。实验感想1问题和解决在本次试验中，从对软件的不熟悉到熟悉，从对原理的了解到认知深入，以及在硬件平台的实战演示，整个过程都出现了这样那样的问题，预料之中和之外的，在此，我将我所遇到的问题和解决方案进行如下总结：（1）软件应用首先是编译，因为没有习惯QuartusII软件，所以在一开始很容易就会忘记将所要编译的文件设为头文件，因此做了很多无用功，且解决不了问题。渐渐熟悉软件后此问题就迎刃而解了。其次是在编译中出现的错误，一开始不能理解那些专业英文术语的解释，因此也很难知道自己究竟错在哪里，后来慢慢熟悉了软件就了解到，本软件对命名的要求很高，不区分大小写，输入

34、输出必须对称等。总结来说，遇到的编译错误大部分为命名问题，因此这个问题在最后也很好的得到了解决，而编译成功率也越来越高。然后是仿真，同编译一样，一开始总是对一个文件惊醒重复仿真，且不懂保存，经老师指导后很快得到了解决。最后是下载，虽然第一天老师理论上讲了如何下载，可是一旦自己要进行操作就是不顺利，比如管脚号分配不对，机器没有打开等问题。（2）实验原理脉冲发生电路在本电路设计中，思路清晰，但是碎玉进位的上升边沿下降边沿等细节问题产生了一定的混乱，最后仔细研究了74161的功能，解决了问题。计时电路在本电路设计中，分秒的60计数很简单就实现了，在实现24小时计数时产生了一定的问题，原思路为设计成模

35、30，一旦计数器为23:59:59，则全部清零，但是这样实现较麻烦。因此改良的设计方案，在前面的计数设计中，均运用的74161的置数端，小时计数的设计将清零端也用于其中，即当高位为0和1时低位置数模10，当高位为2时低位清零模4，这样就简单实现了效果。还有，星期的计数应从1开始，因此74161的置数端应设为0001.清零电路这部分的设计思路很简单，但74161清零端为低电平有效，而实验要求为低电平正常工作，因此很容易就想到了将开关输入先非，这是所有开关的处理方法。校时电路这部分设计的思路是明确的，但因为用的是门电路来实现，因此一开始进入了逻辑混乱的状态，后来通过静下心来仔细思考，解决了问题。整

36、点报电路这部分设计思路繁多，简单运用门电路即可实现，但一开始的设计较复杂，也能实现最终结果，后来经过同学提醒，改良了设计方案，现在的整点报时内部结构简单明了。显示电路这部分的设计一开始不是很明确，且数码管的知识闹钟电路这部分的设计思路不成熟，而且一开始一直自相矛盾，考虑不好应该如何分开显示，如何设定时间而使得它保持在设定时间，计数是不是用原来的计数器等问题。后来，在经过与同学讨论后设计了现在的方案，计数单独记，显示现在显示。而同伴则现在了零一种方案，用于正常工作相同的计数单元来实现。防颤这部分一开始没有想到，下载到硬件后演示过程太随机，不稳定，因此思考解决方案，最终设计出防颤开关，效果很好。2

37、感想为期一周的EDA（II）设计结束了，就像有同学说的，突然就空虚了，原本每天都早出晚归，想着怎么让自己的设计尽善尽美，每天都是紧张有序的生活，突然一下就结束了，觉得还不够尽兴。不同于（I）的设计，这次实验不仅仅学会了QuartusII软件的使用和SmartSOPC平台的应用，更重要的让我实实在在的提高了实践动手能力而且可以有很多自己的想法和构思，这给了我很大的发挥空间，增强了兴趣，也树立了一定的自信心。更不同于我们平时的课程实验，EDA（II）设计是一种自主性的实践性学习，我认为这在我们的大学教育中是很需要受到重视和增强的。在这样的学习中，我所学到的东西是由我自己发现和领悟来的，思维会变得更

38、加活跃，同学间、师生间的交流也会变的更多且更具专业性，学校的整个学术氛围也会更加趋于活跃和开放。从大的方面来说，这对于人才的培养，对于学生个人的发展，对于大学的发展，乃至社会的发展都将会有极为积极的作用；从小的方面来说，我喜欢这种自主性、开发性的实验，是对自己能力的肯定也是对知识的校验过程，从中也可以发现很多意想不到的收获。这次实验结束过后让我意识到，学校有很多资源可供我们使用，只要有思想有能力，完全可以去做自己喜欢做的事。但相对的，就我自己而言，我就不是一个喜欢给自己找事做的人，这应该也是我们很多人的通病，我们还没有积极进取的态度和勤于思考、勇于创新的理念。这是在以后的学习和工作生涯中应该提

39、倡的。通过这次的设计，我发现了自己的学习上、逻辑思维等方面存在的问题，发现了自己所喜欢的是怎样的一种学习模式。这对以后的学习提供了很大的帮助和参考意义。3后续由于时间有限，我还有很多的想法未能实现，若有时间，我有兴趣对我的数字时钟作更多的修改，这些后续的功能将从如下几个方面展开：（1） 音乐闹铃：实现10秒或更长时间的音乐闹铃，而不是简单的蜂鸣。因为这次试验中没有尝试VHDL语言编写，所以在音乐设计中可以尝试，这样就可以再设计几首音乐，通过开关来选择。（2） 闹钟重复：实现通过开关选择是否关闭闹钟电路，若不关闭，则闹铃结束5分钟后再次闹铃，直到关闭为止。实现通过开关选择是否在每个星期X的设定时间闹钟，避免每次重复设定。（3） 万年历：实现年、月、日的显示。设计较复杂，应完善考虑每月的天数，如大小月、2月、闰年等。（4） 秒表：增加两位显示，实现0.01秒计时向秒位进位计时。还可实现分别计时和以圈计时功能。（5） 倒数计时器：实现设定时间后倒数计时，计时为0后蜂鸣器发声提醒时间到，蜂鸣器可鸣响可音乐。（6） 计算器：实现简单的加、减、乘、除计算。（7） 开关复用：实现用更少的开关实现更多的功能，使操作简单易理解。参考文献1 数字逻辑电路与系统设计 蒋立平主编，电子工业出版社2 EDA设计实验指导书 南京理工大学电子技术中心编附录A 原理图及波形仿真文件夹