现代电子技术__频率合成.doc

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1、现代电子技术_第二章_频率合成 现代电子技术 第一节 频率合成的主要技术指标 在无线通信技术中，往往对信号有频率稳定度和准确度高、能方便该换频率的要求。 石英晶体：稳定度和准确度很高，但只宜用于固定频率； LC振荡器：改换频率容易，但频率稳定度和准确度不够高。 一、频率合成的方法 1.直接合成法：用一个或多个石英晶体振荡器的振荡频率作为基准频率，由这些基准频率产生一系列的谐波，这些谐波具有与石英晶体振荡器同样的频率稳定度和准确度，然后从这一系列谐波中取出两个或两个以上的频率进行组合，得到这些频率的和频和差频，再经过滤波等处理，获得所需频率。 利用锁相环实现频率合成。 二、频率合成器主要技术指标

2、 1.频率范围 频率合成器的工作频率范围，如：短波、超短波、微波等频段。通常要求在规定的频率范围内，在任何的频率点上，频率合成器都能工作。 2.频率间隔 频率合成器的输出频谱是不连续的，两个相邻频率间的最小间隔，叫频率间隔，又称为分辨力。 短波频率间隔：100Hz 超短波：最多50kHz 频率转换后，到达稳定工作所需要的时间。与采用的合成方法有关。 频率稳定度：在规定的时间间隔内，合成器频率偏移规定值的数值； 频率准确度：实际工作频率偏离规定值的数值，即频率误差。 它们是合成器的重要指标。其中，稳定度是准确度的前提，因此，一般只提频率稳定度。 5.频谱纯度 频率的不稳定表现为频谱的不纯，即在主

3、信号的两边出现一些附加成分，叫做相位噪声与杂散。频谱纯度是衡量合成器输出信号质量的一个重要指标。 正常情况下，理想的纯洁输出只有一条谱线，可表示为： vc(t)?Vcmcos(?ct?c)，其中Vcm、?c、?c均为常数。 但实际上，合成器输出有寄生调幅和寄生调相存在： vc(t)?Vcm1?(t)cos?ct?(t) 寄生调幅?(t)比拟小，危害不大，一般可以略去；而寄生调相?(t)是产生频谱不纯的主要因素。 第二节 频率直接合成法 将两个基准频率直接在混频器中进行混频，获得所需要的频率。 一、非相干式直接合成器 产生混频的两个基准频率相互之间是独立的，叫非相干式直接合成。 如：混频器有两个

4、输入端，每个输入端都有假设干晶振组成，每个输入端可以从假设干晶振的频率中选择一个，所选的两个频率在混频器中相加，通过带通滤波器取出合成的频率。 二、相干式直接合成器 只用一块石英晶体作为标准频率源，因此产生混频的两个基准频率彼此之间是相关的。 石英晶体振荡器通过谐波发生器产生多个频率，由于这些频率来自同一来源，所以叫相干式。所需的输出频率，可以通过对同一源头输出的不同的频率经过逐次混频、滤波与分频的方式来获得。 第三节 频率间接合成法锁相环路法 合成的频率从VCO输出，通过改变鉴相器的参考频率，使锁相环输出不同的频率。 一、脉冲控制锁相法 将参考晶振输出的频率通过脉冲形成电路，形成一系列脉冲，

5、该脉冲包含丰富的谐波分量付式变换，选出适宜的谐波分量，与VCO频率在鉴相器中比拟。 用晶振fR鼓励脉冲形成电路，形成一个频率为fR的尖脉冲序列，这个脉冲序列含有丰富的谐波，通过选取相应的谐波nfR，就可以将VCO的输出频率fV锁定在nfR上，通过选取不同的n值，就可以将输出锁定在不同的波道上单环多波道频率合成器只有一个锁相环。 这种方法受到VCO振荡频率稳定度的限制，其频偏必须限定在以内，超过这个范围有可能出现错锁现象，就是可能锁定到临近波道上。也就是说，当所需频率很大时，此时fV很大，其频率乘以频率偏移率，可能使得总的偏移量到达波道间隔的大小，出现错锁串道。 如：VCO频率稳定度为510-3

6、，为了满足的条件，那么最大的VCO可能频率需要满足fV?100fR，考虑一定的余量，一般取fV?(4050)fR，可见，这种方法提供的波道数是有限的。 二、采用吞脉冲可变分频器的频率合成器 由双模前置分频器、辅助计数器和模式控制电路组成。 双模分频器具有P和(P+1)两种分频模式： 当模式控制电路输出为高电平时，分频比为(P+1)； 当模式控制电路输出为低电平时，分频比为P。 N、AN>A分别为主计数器与辅助计数器的最大计数量。 频道选择 f0 工作过程： 输入端频率为f0。 (1)开始时，模式控制电路输出为高电平，双模分频器分频比为(P+1)，主计数器和辅助计数器同时开始计数； (2)

7、由于N>A，因此辅助计数器首先计满A后，将模式控制电路复位，模式控制电路输出变为低电平，辅助计数器停止计数，双模分频器分频比变为P； (3)主计数器继续计数，直到计满N，然后将模式控制电路置位，模式控制电路恢复高电平，分频器分频比又变为(P+1)，完成一个周期的操作，各部件开始进入第二个周期。 (4)在一个计数周期内，输入端信号频率为f0的总计脉冲量： n?(P?1)A?P(N?A)?PN?A 输出端信号频率为f0?的总计脉冲量：1 因此，n即代表从分频器输入频率f0到输出频率f0?的分频比： f0? f0f0 ? nPN?A 由锁相环原理可得： f0?(PN?A)f0?(PN?A)fr

8、 改变分频比P与A的值，即获得不同的输出频率f0。 三、间接合成制加减法降频模拟锁相环路法 分为单环式和多环式，以单环式减法降频为例： 通过减法降频，将VCO输出频率降低至鉴相器频率上。 690680.620610 kHz 208207.202100 61.861.7.A kHz 660 B D (1)参考晶振频率：29kHz； (2)压控振荡器通过逐级降频，最后输出频率降至参考晶振的29kHz； (3)频率最小间隔：等于A档的间隔100Hz。 四、间接合成制除法降频数字锁相环路法 应用数字逻辑电路把VCO频率一次或屡次降低至鉴相器频率上，再与参考频率在鉴相器中比 较，产生的误差信号用来控制V

9、CO的频率，使环路锁定。 如果波道辨识能力为100Hz频率最小间隔为100Hz，那么鉴相器的工作频率就取100Hz。 这种方案称为可变分频法，也叫数字频率合成器。这种方案的最大特点是便于实现集成化与超小型化，适用于对重量和体积都有严格限制的设备如移动电台。 实际上，由于分频比很大，因此往往分为固定分频与可变分频两个局部；晶体参考振荡频率也经过适当的分频，再降至鉴频器的工作频率上。 单环式数字频率合成器存在的问题： (1)鉴相器频率低，一般只为1001000Hz，因此，环路中的低通滤波器通频带必须要做的很窄，这样，捕捉频带就很窄，有时需要增设宽带范围内的搜索措施； (2)N，那么环路增益下降为原

10、来的1/N，这就要求提高VCO的增益，VCO增益越大，工作的稳定性就会越差。 以上问题会导致频率合成器工作的不稳定，因此，为了获得较好的性能，有时需要采用多环式数字频率合成器。 以双环数字式频率合成器为例： 包括2个锁相环：环路I称为尾数环，决定输出频率的尾数；环路II称为主环，决定输出频率的主值。 (1)在环路I中：VCO1可在范围内工作，频率间隔10KHz，N1的值为700799， 参考标准频率100kHz，将10分频得到fR1=10kHz，fR1与VCO1的fV1经分频后所得到的10kHz在PD1中进行相位比拟，因此有 fV1 ?10kHz?fR1或fV1?N1fR1 N1 (2) VC

11、O1的输出fV1经固定分频器10、可变分频器N2后，与参考频率fR在混频器-中进行混频，将窄带滤波器取出差额，这个差额再通过固定分频器10，得到fR2，送入环路II作为参考频率，因此有 fR2?(fR? fV1f11 )?(10fR1?V1)? 10N21010N210 (3)在环路II中，同样有 fV2?N2fR2 (4)由以上三局部及fR1=10kHz可得 fV2?N2?10(kHz)?N1?0.1(kHz) 其中，N1=700799，N2=308407。可见，N1决定输出频率中的1000kHz位与100kHz位， 每变化一位，引起频率的跳变为10kHz；N2决定输出频率中的10kHz位、

12、1kHz位与位，每变化一位，引起频率的跳变为100Hz。 故该双环数字式频率合成器的输出频率为至4000kHz，每步100Hz，共10000个频率点。 这种双环数字式频率合成器的优点是：体积小，结构简单，分频比N下降，能够提高鉴相频率，环路通带被放宽，相位抖动小，克服了单环的缺点，但电路比单环式复杂。 总之，应用锁相环路系统可以得到大量的稳定频率，与直接合成法相比，能节省很多的混频器和滤波器，从而减小体积、降低本钱。而减少混频器，也就减少了组合频率干扰，输出频率成分纯度高。 第四节 直接数字式频率合成器DDS 一、DDS根本原理与结构 直接数字式频率合成器DDS是将先进的数字处理理论与方法引入

13、频率合成的一项技术，DDS把一系列数字量形式的信号通过数/模转换器转换成模拟形式的信号。 (1)时正弦函数幅值并实时送入数/模转换器，合成所需频率的正弦波信号。 优点：电路简单、本钱低、信号频率分辨率可做的很高实时计算的点数较多，故较精确； 缺点：受到计算机递推运算速度的限制，合成信号频率较低，一般只有几千赫兹左右。 (2)用硬件电路取代计算机软件运算过程，即利用高速存储器将正弦波的M个样品存在其中，然后以查表的方式按均匀的速率把这些样品输入到高速数/模转换器，变换成所需频率的正弦波信号。 优点：采用高速存储器产生正弦波幅值数据，因此合成频率可以做得很高，可达数百兆赫，这也是目前使用最广泛的一

14、种DDS频率合成方式。 注：这也是小型嵌入式系统常采用的简化处理器程序复杂度的方法 对于一个周期的正弦信号连续信号，可以沿其相位轴方向，以等量的相位间隔对其进行相位-幅值取样，得到一个周期的正弦波信号的离散相位幅值序列。然后，根据合成波形的精度要求，采用接近的整数值表示其相应的幅值序列，即对模拟幅值进行量化，量化后的幅值采用相应的二进制数据进行编码。 这样就把一个周期的正弦波连续信号转换成一系列离散的二进制表示的数字量，然后固化在只读存储器中，每个存储单元的地址就是相位取样地址，存储单元的内容即是已经量化的的正弦波幅值。 这样的只读存储器就构成了一个与0360相位取样相对应的正弦波函数功能表，

15、只要输入相位地址，就可立即得到对应的正弦波幅值数据，从而取代了计算机的递推运算。由于只读存储器的工作速度很高，因此合成信号频率也就可以做得很高。所以高速只读正弦波波形存储器是DDS频率合成的核心单元 将正弦波的一个周期进行60等分，即=6，由于正弦波对180奇对称，对90和270偶对称，因此ROM中只需要存储090范围内的幅值码，共16个，在ROM中占16个地址单元，所以可以按4位地址码对ROM进行寻址。设幅值码量化为5位。 设基准时钟频率为fc，在时钟作用下，如果按照0000，0001，0010，1111的地址，顺 序读出ROM中的数据，其输出正弦信号频率为fo1；如果每隔一个地址读一次数据

16、0000，0010，0100，1110，其输出信号为fo2，且fo2将比fo1提高一倍，即fo2=2 fo1。如此， 就可以实现直接数字频率合成器的输出频率的调节。 上述过程是由控制电路实现的，由控制电路的输出决定选择ROM的地址即正弦波的相位。输出信号波形的产生是相位逐渐累加的结果，这由累加器实现，称为相位累加器。 f 相位累加器 DDS由相位累加器、正弦查询表、数/模转换器DAC和低通滤波器组成。 工作过程： (1)参考时钟是一个稳定的晶体振荡器，用来同步整个合成器的各个组成局部； (2)相位累加器类似于一个简单的计数器，在每个时钟脉冲输入时，它的输出就增加一个步长的相位增量值。相位累加器

17、把频率控制字FSW的数据变成相位抽样来确定输出频率的大小。相位增量的大小随外部指令FSW的不同而不同即由外部来设定输出的相位间隔，即设定输出频率； (3)正弦查询表是一个可编程只读存储器PROM，存储了一个或多个完整周期的正弦波数据。在基准时钟驱动下，ROM根据地址计数器输入的地址，取出相应的数字信号，输出到数/模转换器的输入端； (4) 数/模转换器将输入的数字信号转化成模拟信号； (5)低通滤波器对输出信号进行低通滤波，平滑输出，滤除带外杂散信号，得到正弦波输出。 DDS的输出频率f和基准时钟频率f、相位累加器长度N及频率控制字FSW的关系为： fo?fc?FSW/2N 注：2N是地址个数

18、，决定了每个周期正弦波的抽样个数，FSW表示每隔几个相位间隔输出一次数据，因此FSW/2实际上相当于对基准信号的分频比。 DDS?fo?fc/2N 注：每个相位间隔决定的频率增量。 DDSfmax?fc/2 注：相当于每个周期输出两个抽样数据。 N fo 由两个加法器和一个相位存放器组成。 每来一个个时钟，相位存放器都在原来的根底上以步长M相加，相位存放器的输出与相位控制字相加，然后作为地址输入到正弦查询表中。 (2)正弦查询表 包含一个周期正弦波的数字幅度信息0360，其输入地址由两局部组成： 初始地址相位控制字； 偏移地址相位累加器输出。 查询表将输入的地址映射成正弦波幅度信号，驱动DAC

19、。 将数字信号转换为模拟量输出。 (4)到起始位置，整个DDS完成一个周期的正弦波的输出。 输出的正弦波频率：fo?Mfc/2N 频率分辨率：?fo?fc/2N N 频率控制字：控制信号频率； 相位控制字：通过改变访问存储器的初始地址，来产生信号的相移； 幅度控制字：进行幅度加权； 低通滤波器：对输出的模拟信号进行平滑处理。 在DDS中，输出信号的三个参数，频率、相位、振幅都可以用数据字来定义： 频率控制字可以改变信号频率； 相位控制字可以改变信号相位； 幅度控制字可以改变信号幅度。 因此，DDS可以实现数字调制： 频率调制可以用改变频率控制字来实现； 相位调制可以用改变相位控制字来实现； 幅

20、度调制可以用改变幅度控制字来实现在ROM和DAC之间参加数字乘法器。 用DDS可以实现FSK、ASK、PSK、QPSK、MSK、QAM等调制。 另外，DDS还可以作为函数发生器使用，通过制定样本波形的查询表能产生任意波形。 二、DDS直接数字式频率合成器的应用AD9834 与传统的频率合成器相比，DDS具有低本钱、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。 (1)时钟频率50MHz； (2)10位DAC； (3)控制字采用串行装载方式； (4)可以实现相位和频率调制； (5)可以输出多种波形：SIN ROM可以被旁路，因此可以从DAC

21、直接输出斜坡电压；可以将输入DAC的最高位MSB作为时钟输出，也可以利用芯片上的比拟器输出方波； (6)模拟和数字局部的电源是独立的。 正弦波幅度和相位关系： 相位角是线性的，在每个单位时间内以某一固定角度旋转，角速度取决于信号的频率=2f，设基准时间间隔时钟周期为tt=1/fMCLK，在一个周期内，相位旋转的角度： ?p?t，即?2?f?p/?t 将t=1/fMCLK代入上式，可得 f?fMCLK?p/2?p可以认为是抽样间隔 *注：如果设采样的相位间隔为一固定的?，一个周期内由n个采样构成，那么一个周期可以认为是2?n?，假设数据输出的间隔，即相位累加器的增量步长由频率控制字设定为m，那么

22、抽样间隔?p?m?，这样就有： f?fMCLK?p/2?fMCLK?m?m?fMCLK?，即?决定了一个周期的采样数n?n n，也就是决定了输出频率的分辨率，而频率控制字m决定了输出频率的大小，即输入频率的m/n分频。 也就是说，输出信号的频率=单位时钟周期内转过的角度时钟周期或时钟频率。 稳压器片上基准电压满刻度控制 28bit频率 选择存放器0相位累加器 28bit+ 28bit频率 选择存放器1 12bit相位存放器012bit相位存放器12分频16bit控制存放器 比拟器串行接口和控制逻辑 包括以下主要局部：NCO脉冲相位调制器 (数控振荡器NCO(Numerical Controll

23、ed (Numerical Controlled Oscillator Plus Phase Modulator) 这局部由两个频率选择存放器(28bit FREQ0 REG和28bit FREQ1 REG)、一个相位累加器(28bit PHASE ACCUMULATOR)、两个相位偏移量存放器(12bit PHASE0 REG 和12bit PHASE1 REG)和一个相位偏移量加法器组成。 频率选择存放器用来设定间隔相位数，通过选择器，两个存放器中的一个被送入相位累加器，决定相位累加器的累加步长； 相位累加器按照频率选择存放器设定的步长进行累加，计算正弦查询表的偏移地址； 2?2，注：对于

24、f?fMCLK?p/2?，那么0?p?228?1，即f?fMCLK?p/228， 这里，?p可以认为是0228倍的单位相位间隔，2认为是228倍的单位相位间隔。 相位选择存放器决定信号的初始相位，也就是正弦查询表的初始地址； 注：分辨率为2/4096。 相位偏移量加法器将将相位累加器的偏移地址和相位选择存放器的初始地址相加，输出一个12bit的查询地址。 注：将相位选择存放器和相位累加器的高12位相加，然后输出者高12bit的计算结果，也就是说，虽然NCO包含一个28bit的相位累加器，但输出却被缩减为12bit，这主要是因为后面的DAC仅仅是10位的，实际上只需要足够的相位分辨率，保证误差小

25、于10bitDAC的分辨率即可，即要求SIN ROM的相位分辨率必须大于10位DAC分辨率2位，因此，12位的位宽就可以了。 正弦查询表(SIN ROM)将输入的12bit相位信息直接当做查表地址使用，并将相位信息直接转换成振幅。这个SIN ROM可以被旁路，这样就可以将相位信息(也是12bit)直接输出到DAC，从DAC直接输出斜坡电压(正弦波幅度和相位关系图)。也可以将SIN ROM的输出最高位MSB输出作为时钟信号(也可以2分频)。 高阻抗电流源10bitDAC，可以驱动较宽范围内的负载。满量程输出电流可以通过一个外接电阻(RSET)来调整，以满足电源和外接负载的需求。 28 DAC能设

26、置成单端或差分工作模式，IOUT和IOUTB输出端可以通过等值外接电阻与AGND相连，改善补偿输出电压。只要满量程电压不超出工作范围，负载电阻可以根据需要确定数值。因为满量程电流由RSET控制，所以调节RSET可以补偿负载电阻的改变。 可以将DAC输出的正弦信号转换成方波信号，产生合成的数字时钟信号。DAC的输出在输入比拟器之前应该进行滤波。比拟器的基准电压是输入电压VIN的时间平均值。比拟器输入采用AC耦合，可以接收Vpp=1V的信号，比拟器的输出为方波，控制存放器内的SIGNPIB控制位和POBITEN控制位设置为“1使能比拟器。 对于芯片内的模拟电路和数字电路，AD9834提供独立的电源

27、，如模拟电路局部能工作在5V电压下，同时数字电路局部工作在3V，或者其他值。 芯片内部的数字电路工作在，稳压器能够将输入电压降至。AD9834的串行接口工作电压也来自DVDD，在芯片内部，这些数字信号被调整为与一致。 (6)控制存放器 16bit的控制存放器，用来将AD9834设置为用户所希望的工作状态。 标准的3线串行接口，并与SPI、QSPI、MICROWRE和DSP接口标准兼容，允许AD9834直接与微控制器连接。芯片使用一个外部串行时钟将数据/控制信息写入芯片。串行时钟频率最大值为40MHz。串行时钟可以是连续的，也可以在写操作中闲置为高或低。当数据/控制信息被写入AD9834时，引脚

28、FSYNC被设置为低电平，并且保持为低电平，直到数据的16bit完全被写入AD9834。D9834的典型应用电路 (1)串行接口，J1为接线柱，U2为74HCT244，输入缓冲，作为电平转换，将外部串行接口电压转换为数字电压； (2)PSELECT和FSELECT为频率和相位控制端，控制使能的相位或频率选择存放器，通过SW的通断，可以使DDS输出固定初始相位和频率的信号，二如果将这两个控制端外接数字信号，那么可以实现PSK和FSK调制； (3)U3为50MHz晶振，也可以外接时钟信号； (4)IOUT和IOUTB作为DAC的输出，可以单端或差分输出； (5)比拟器输入VIN处接入了低通滤波器； (6)SIGNBITOUT为比拟器输出； (7)J2、J3为外接电路提供模拟和数字电源。