企业招聘面试的相关资料10483.docx

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1、面试的资资料1 什么么是Seetupp 和HHolddup时时间？ 建立时间间(Seetupp Tiime)和保持持时间（HHoldd tiime）。建立时时间是指指在时钟钟边沿前前，数据据信号需需要保持持不变的的时间。保持时时间是指指时钟跳跳变边沿沿后数据据信号需需要保持持不变的的时间。见图11。 如果不满满足建立立和保持持时间的的话，那那么DFFF将不不能正确确地采样样到数据据，将会会出现mmetaastaabillityy的情况况。 如果数据据信号在在时钟沿沿触发前前后持续续的时间间均超过过建立和和保持时时间，那那么超过过量就分分别被称称为建立立时间裕裕量和保保持时间间裕量。 图1 建建

2、立时间间和保持持时间示示意图 2什么是是竞争与与冒险现现象？怎怎样判断断？如何何消除？ 在组合逻逻辑中，由由于门的的输入信信号通路路中经过过了不同同的延时时，导致致到达该该门的时时间不一一致叫竞竞争。 产生毛刺刺叫冒险险。 如果布尔尔式中有有相反的的信号则则可能产产生竞争争和冒险险现象。 解决方法法：一是是添加布布尔式的的消去项项，二是是在芯片片外部加加电容。 3 用DD触发器器实现22倍分频频的逻辑辑电路？ Veriilogg描述： moduule divvidee2( clkk , clkk_o, reesett); inpuut cclk , rreseet; outpput clkk_

3、o; wiree inn; reg outt ; alwaays x ( pooseddge clkk orr pooseddge resset) if ( reesett) out = 0; elsee out = in; assiign in = outt; assiign clkk_o = oout; endmmoduule 图形描述述： 4 什么么是线线与逻逻辑，要要实现它它，在硬硬件特性性上有什什么具体体要求？ 线与逻辑辑是两个个输出信信号相连连可以实实现与的的功能。在硬件件上，要要用occ门来实实现，由由于不用用oc门门可能使使灌电流流过大，而而烧坏逻逻辑门。 同时在输输出端口口应

4、加一一个上拉拉电阻。 5 什么么是同步步逻辑和和异步逻逻辑？ 同步逻辑辑是时钟钟之间有有固定的的因果关关系。 异步逻辑辑是各时时钟之间间没有固固定的因因果关系系。 6 请画画出微机机接口电电路中，典典型的输输入设备备与微机机接口逻逻辑示意意图（数数据接口口、控制制接口、所存器器/缓冲冲器）。 7 你知知道那些些常用逻逻辑电平平？TTTL与CCOMSS电平可可以直接接互连吗吗？ 12，55，3.3 TTL和和CMOOS不可可以直接接互连，由由于TTTL是在在0.33-3.6V之之间，而而CMOOS则是是有在112V的的有在55V的。CMOOS输出出接到TTTL是是可以直直接互连连。TTTL接到到

5、CMOOS需要要在输出出端口加加一上拉拉电阻接接到5VV或者112V。 8 可编编程逻辑辑器件在在现代电电子设计计中越来来越重要要，请问问：你所所知道的的可编程程逻辑器器件有哪哪些？ PAL，PPLD，CCPLDD，FPPGA。 9 试用用VHDDL或VVERIILOGG、ABBLE描描述8位位D触发发器逻辑辑。 moduule dfff8(cclk , rreseet, d, q); inpuut cclk; inpuut rreseet; inpuut 7:00 dd; outpput 7:0 q; reg 7:0 q; alwaays x (possedgge cclk or posse

6、dgge rreseet) if(rreseet) q = 0; elsee q = d; endmmoduule 10 设设想你将将设计完完成一个个电子电电路方案案。请简简述用EEDA软软件（如如PROOTELL）进行行设计（包包 括原理图图和PCCB图）到到调试出出样机的的整个过过程。在在各环节节应注意意哪些问问题？ 电源的稳稳定上，电电容的选选取上，以以及布局局的大小小。 11 用用逻辑门门和cmmos电电路实现现ab+cd 12 用用一个二二选一mmux和和一个iinv实实现异或或 一三 给给了reeg的ssetuup,hholdd时间，求求中间组组合逻辑辑的deelayy范围。 De

7、laay peeriood - seetupp - holld 14 如如何解决决亚稳态态 亚稳态是是指触发发器无法法在某个个规定时时间段内内达到一一个可确确认的状状态。当当一个触触发器进进入亚稳稳态时，既既无法预预测该单单元的输输出电平平，也无无法预测测何时输输出才能能稳定在在某个正正确的电电平上。在这个个稳定期期间，触触发器输输出一些些中间级级电平，或或者可能能处于振振荡状态态，并且且这种无无用的输输出电平平可以沿沿信号通通道上的的各个触触发器级级联式传传播下去去。 一一五 用用verriloog/vvhdll写一个个fiffo控制制器 包括空，满满，半满满信号。 16 用用verrilo

8、og/vvddll检测sstreeam中中的特定定字符串串 分状态用用状态机机写。 17 用用moss管搭出出一个二二输入与与非门。 一八 集集成电路路前段设设计流程程，写出出相关的的工具。 19 名名词IRRQ,BBIOSS,USSB,VVHDLL,SDDR IRQ: Innterrruppt RReQuuestt BIOSS: BBasiic IInpuut OOutpput Sysstemm USB: Unniveersaal SSeriial Buss VHDLL: VVHICC Haardwwaree Deescrripttionn Laanguuagee SDR: Siinglle

9、 DDataa Raate 20 uunixx 命令令cp -r, rmm,unnamee 21 用用波形表表示D触触发器的的功能 22 写写异步DD触发器器的veerillog moddulee moduule dfff8(cclk , rreseet, d, q); inpuut cclk; inpuut rreseet; inpuut dd; outpput q; reg q; alwaays x (possedgge cclk or possedgge rreseet) if(rreseet) q = 0; elsee q = d; endmmoduule 23 WWhatt iss

10、PCC Chhipsset? 芯片组（CChippsett）是主主板的核核心组成成部分，按按照在主主板上的的排列位位置的不不同，通通常分为为北桥芯芯片和南南桥芯片片。北桥桥芯片提提供对CCPU的的类型和和主频、内存的的类型和和最大容容量、IISA/PCII/AGGP插槽槽、ECCC纠错错等支持持。南桥桥芯片则则提供对对KBCC（键盘盘控制器器）、RRTC（实实时时钟钟控制器器）、UUSB（通通用串行行总线）、Ulttra DMAA/333(666)EIIDE数数据传输输方式和和ACPPI（高高级能源源管理）等等的支持持。其中中北桥芯芯片起着着主导性性的作用用，也称称为主桥桥（Hoost Bri

11、idgee）。 除了最通通用的南南北桥结结构外，目目前芯片片组正向向更高级级的加速速集线架架构发展展，Inntell的8xxx系列列芯片组组就是这这类芯片片组的代代表，它它将一些些子系统统如IDDE接口口、音效效、MOODEMM和USSB直接接接入主主芯片，能能够提供供比PCCI总线线宽一倍倍的带宽宽，达到到了2666MBB/s。 24 用用传输门门和反向向器搭一一个边沿沿触发器器 25 画画状态机机，接受受1，22，5分分钱的卖卖报机，每每份报纸纸5分钱钱libbrarry iieeee; use ieeee.sstd_loggic_11664.aall; use ieeee.sstd_lo

12、ggic_unssignned.alll; entiity pdiiv iis portt(cllk:iin sstd_loggic; y : outt sttd_llogiic); end pdiiv; archhiteectuure bh of pdiiv iis signnal loaadn,loaadm,a,bb :sstd_loggic; signnal qn,qm: sttd_llogiic_vvecttor(2 ddownnto 0); begiin proccesss (cclk,loaadn,loaadm) begiin if lloaddn =1 thhen qn=0110

13、; elsiif cclkeveent andd cllk=1 theen qn=qn-1; end if; if lloaddm=1 theen qm=0110; elsiif cclkeveent andd cllk=0 theen qm=qm-1; end if; end proocesss; loaddn=qn(2); loaddm=qm(2); a=qqn(11); b=qqm(11); y 和和 = 有什么么区别？ 4. 画画一个DD触发器器的原理理图（门门级），并并且用vveriilogg gaate levvel表表示出来来； 5. 用用最少的的Moss管画出出一个与与非门；

14、6. 写写一段ffiniite staate macchinne（主主要考察察coddingg sttylee）；如如果触发发器的ssetuup ttimee/hoold timme不满满足,这这个数据据就不能能被这一一时钟打打入触发发器，只只有在下下一个时时钟上升升沿到来来时，数数据才能能被打入入触发器器。 在同步系系统中，如如果触发发器的ssetuup ttimee/hoold timme不满满足，就就可能产产生亚稳稳态（MMetaastaabillityy），导导致采样样错误。此时触触发器输输出端QQ在有效效时钟沿沿之后比比较长的的一段时时间处于于不确定定的状态态，在这这段时间间里Q端端

15、毛刺、振荡、固定的的某一电电压值，而而不是等等于数据据输入端端D的值值。这段段之间成成为决断断时间（rresooluttionn tiime）。经过rresooluttionn tiime之之后Q端端将稳定定到0或或1上，但但是究竟竟是0还还是1，这这是随机机的，与与输入没没有必然然的关系系。 只要系统统中有异异步元件件，亚稳稳态就是是无法避避免的，因因此设计计的电路路首先要要减少亚亚稳态导导致错误误的发生生，其次次要使系系统对产产生的错错误不敏敏感。前前者需要要同步来来实现，而而后者根根据不同同的设计计应用有有不同的的处理办办法 题目是都都用英文文写的，我我用汉字字来表达达 1， aa为输入

16、入端，bb为输出出端，如如果a连连续输入入为11101则则b输出出为1，否否则为00 例如a：00001100011101110100010001110 b：00000000000001100110000000000 请画出sstatte mmachhinee 2， 请请用RTTL描述述上题sstatte mmachhinee 3，liibraary IEEEE; use IEEEE.SSTD_LOGGIC_11664.AALL; use IEEEE.SSTD_LOGGIC_ARIITH.ALLL; use IEEEE.SSTD_LOGGIC_UNSSIGNNED.ALLL; entiity

17、cheeck111011 iss Portt ( a : inn sttd_llogiic; clk : iin sstd_loggic; b : outt sttd_llogiic); end cheeck111011; archhiteectuure Behhaviioraal oof cchecck11101 is signnal p : sttd_llogiic_vvecttor(0 tto 33); begiin seriial22parralllel: prroceess(clkk) begiin if cclkeveent andd cllk=1 theen p=aa&p(0 t

18、to 22); end if; end proocesss; checck: proocesss(cclk,p) begiin if cclkeveent andd cllk=1 theen if pp = 11101 thhen b= 1; elsee b= 0; end if; end if; end proocesss; end Behhaviioraal; 我的一一个同事事说的。 你的p其其实就是是一个状状态，应应该是设设两个状状态就足足够了：11001和OOTHEERS 这只是一一个典型型的设计计题目，而而且用状状态机做做并没有有使设计计复杂化化 你下面的的设计会会实现有有两个延延时

19、，不不过我相相信出题题的人不不会在意意这个的的。 还有就是是，状态态机设计计一般都都有reesett的，你你要加上上这个端端口才比比较好，当当然不加加也不算算不完整整吧 此题sccholles描描述的，只只有一个个延时。修改如如下： librraryy ieeee; use ieeee.sstd_loggic_11664.aall; use ieeee.SSTD_LOGGIC_ARIITH.alll; use ieeee.SSTD_LOGGIC_UNSSIGNNED.alll; entiity tesst iis portt ( rstt : in stdd_loogicc; clk : ii

20、n sstd_loggic; a : in stdd_loogicc; b : outt sttd_llogiic ); end tesst; archhiteectuure tesst oof ttestt iss signnal p: stdd_loogicc_veectoor(33 doowntto 00 ); begiin Starrt:pproccesss (rrst, cllk, p, a) begiin - pproccesss if rrst = 1 theen if cclkeveent andd cllk = 11 tthenn p=pp(2 dowwntoo 0)&a;

21、end if; elsee p=00000; end if; end proocesss; Starrt1:proocesss (rstt, cclk, p) begiin - pproccesss if rrst = 1 theen if cclkeveent andd cllk = 11 tthenn if pp = 11101 thhen b=1; elsee b=0; end if; end if; elsee b=0; end if; end proocesss; end tesst; 本题考察察利用有有限状态态机进行行时序逻逻辑的设设计 下面用vveriilogg进行描描述：（有有

22、限状态态机提供供6个状状态） moduule seqquennce_dettectt(inn,ouut,cclk,rstt,sttatee); outpput outt; outpput2:00sttatee; inpuut cclk; inpuut rrst; inpuut iin; reg2:00sttatee; wiree ouut; paraametter IDLLE=d0, A=dd1, B=dd2, C=dd3, D=dd4, E=dd5; assiign outt=(staate=D)&(in=1)?11:0; alwaays x(pposeedgee cllk) begiin

23、if(!rstt) begiin statte=IDLLE; end elsee casee(sttatee) IDLEE:iff(inn=11) / tthe firrst codde iis rrighht, stoorinng tthe staate A / begiin statte=A; end A:iff(inn=11) / tthe seccondd coode is rigght, sttoriing thee sttatee B / begiin statte=B; end elsee begiin statte=IDLLE; end B:iff(inn=00) / tthe

24、 thiird codde iis rrighht, stoorinng tthe staate C / begiin statte=C; end elsee begiin statte=E; end C:iff(inn=11) / tthe fouurthh coode is rigght, sttoriing thee sttatee D / begiin statte=D; / oout=1; end elsee begiin statte=IDLLE; / oout=0; end D:iff(inn=11) / cconnnecttingg thhe ffronnt iinpuutte

25、ed ssequuencce,aagaiin iintrroduucinng oone,stoorinng sstatte BB / begiin statte=B; end elsee begiin statte=IDLLE; end E:iff(inn=00) begiin statte=C; end elsee begiin statte=B; end defaaultt:sttatee=IDDLE; endccasee end endmmoduule librraryy ieeee; use ieeee.sstd_loggic_11664.aall; use ieeee.SSTD_LO

26、GGIC_ARIITH.alll; use ieeee.SSTD_LOGGIC_UNSSIGNNED.alll; entiity tesst iis portt ( rst : iin sstd_loggic; clk : iin sstd_loggic; a : in stdd_loogicc; b : outt sttd_llogiic ); end tesst; archhiteectuure tesst oof ttestt iss signnal p: stdd_loogicc_veectoor(22 doowntto 00 ); begiin Starrt:pproccesss (

27、rrst, cllk) begiin if rrst = 1 theen p=0000; if cclkeveent andd cllk = 11 tthenn p=pp(1 dowwntoo 0)&a; end if; end if; end proocesss; Starrt1:proocesss (rstt, cclk) begiin - pproccesss if rrst = 1 theen b=0; if cclkeveent andd cllk = 11 tthenn if pp = 1110 andd a=1 thhen b=1; elsee b=0; end if; end

28、if; end if; end proocesss; end tesst; 有两段代代码 1。prroceeee(a,bb,c,sell,y) begiin if (sell) yy = a+bb; elsee y = aa+c; end 2.y = ssel ? aa+b : aa+c; 面试官说说第一中中表达方方法是先先选后加加，所以以电路实实现是一一个选择择器和一一个加法法器 第二种方方法是先先加后选选，用到到两个加加法器和和一个选选择器，所所以他说说第一种种表达方方式要好好一些。 查了一下下书，发发现面试试官说的的并不全全对，一一般来说说，综合合工具会会自动的的优化，一一般只会会综合出

29、出一个加加法器和和一个选选择器 先选后加加是加法法器共用用，节省省面积 先加后选选是用面面积换时时间，电电路的工工作速度度更快些些。为了了实现逻逻辑（AA XOOR BB）ORR （CC ANND DD），请请选用以以下逻辑辑中的一一种，并并说明为为什么？ 1）INNV 22）ANND 33）ORR 4）NNANDD 5）NNOR 6）XXOR 我没有做做出来，请请大家帮帮忙看看看 我想了一一下，用用与非是是肯定可可以实现现的 1。与非非门的两两个输入入连在一一起就成成了非门门 2。或门门可以用用与非和和非门搭搭建 或非其实实也可以以 1。或非非的两个个输入PPAD连连在一起起成非门门 2。与

30、门门可以用用或非门门和非门门搭建 奇数分频频（6或或者3） moduule s1 (/ AALTEERA_ARGGS_BBEGIIN DOO NOOT RREMOOVE THIIS LLINEE! clkiin, clkkoutt, ss1, s2 / ALLTERRA_AARGSS_ENND DOO NOOT RREMOOVE THIIS LLINEE! );/ Poort Decclarratiion / ALLTERRA_IIO_BBEGIIN DOO NOOT RREMOOVE THIIS LLINEE! inpuut cclkiin; outpput clkkoutt, ss1, s

31、2; / ALLTERRA_IIO_EEND DDO NNOT REMMOVEE THHIS LINNE! wiree s11,s22; reg 1:0 steep1, sttep22; alwaays x(pposeedgee cllkinn) begiin casee (sstepp1) 2b000: steep1=2b011; 2b001: steep1=2b100; 2b110: steep1=2b000; defaaultt :sstepp1=2bb00; endccasee end alwaays x(nnegeedgee cllkinn) begiin casee (sstepp

32、2) 2b000: steep2=2b011; 2b001: steep2=2b100; 2b110: steep2=2b000; defaaultt :sstepp2=2bb00; endccasee end assiign clkkoutt=sttep111|sttep221; assiign s1=steep11; assiign s2=steep21; endmmoduule testtbennch: timmesccalee 1nns/11ns moduule s1_tb; reg clkk_inn; wiree cllk_oout,s1, s22; alwaays #500 cll

33、k_iin=clkk_inn; inittiall begiin clk_in=0; #10000 $stoop; end s1 ss10(.cllkinn(cllk_iin), .cclkoout(clkk_ouut), .ss1(ss1), .ss2(ss2); endmmoduule 独立晶振振 一个100m一个个一五mm ，100m向一五mm的传输输数据问问怎么实实现 我我说小数数分频成成10mm内部时时钟，再再采样 求正解解 数据量少少用握手手信号,数据量量多用FFIFOO,如果果有很高高的时钟钟资源可可以考虑虑用高时时钟采样样,但是是不是很很好的方方法,分分频成55M是肯肯定不行行的,分分成相同同频率也也是异步步信号 1.seetupp和hoolduup时间间,区别别. 2.多时时域设计计中,如如何处理理信号跨跨时域 3.laatchh与reegissterr的区别别