开题报告(吴俊杰).doc

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1、毕业设计开题报告课题名称： 用FPGA实现CPU功能技术研究 学生姓名： 吴俊杰 导师姓名： 叶庆云 所在班级： 通信0603班 武汉理工大学本科学生毕业设计（论文）开题报告1、目的及意义（含国内外的研究现状分析）1.1研究的目的及意义 随着数字通信和工业控制领域的高速发展，要求专用集成电路（ASIC）的功能越来越强，功耗越来越低，生产周期越来越短，这些都对芯片设计提出了巨大的挑战，传统的芯片设计方法已经不能适应复杂的应用需求了。SoC（System on a Chip）以其高集成度，低功耗等优点越来越受欢迎。开发人员不必从单个逻辑门开始去设计ASIC，而是应用己有IC芯片的功能模块，称为核（

2、core），或知识产权（IP）宏单元进行快速设计，效率大为提高。CPU 的IP核是SoC技术的核心，开发出具有自主知识产权的CPU IP核对我国在电子技术方面跟上世界先进的步伐，提高信息产业在世界上的核心竟争力有重大意义。精简指令集计算机RISC（Reduced Instruction Set COMPUTER）是针对复杂指令集计算机CISC（Complex Instruction Set COMPUTER）提出的。它是一种20世纪80年代才出现的CPU，与一般的CPU相比不仅只是简化了指令系统，而且还通过简化指令系统使计算机的结构更加简单合理，从而提高了运算速度。从实现的途径看，RISC_C

3、PU与一般的CPU的不同之处在于：它的时序控制信号形成部件是用硬布线逻辑实现的，而不是采用微程序控制的方式。所谓硬布线逻辑也就是用触发器和逻辑门直接连线所构成的状态机和组合逻辑，故产生控制序列的速度比用微程序控制方式快得多，因为这样做省去了读取微指令的时间。本设计采用Xilinx公司仿真软件ISE 10.1来实现一个简化的教学用的RISC_CPU。考虑到CPU总体设计的合理性要求，所涉及的RISC_CPU的整体模块，经过大量的数据及波形仿真，实现其各模块及顶层模块的基本功能，完成RISC_CPU的整体设计。1.2国内外的研究现状 RISC 有一套优化过的指令架构，它是根据著名的80/20 法则

4、所订立。早在上个世纪60 年代，计算机科学家们发现，计算机中80%的任务只是动用了大约20%的指令，而剩下20%的任务才有机会使用到其他80%的指令。如果对指令系统作相应的优化，就可以从根本上快速提高处理器的执行效率。IBM 公司在1975 年成功开发出第一款RISC 处理器，从此RISC 架构开始走进超级计算机中。由于指令高度简约，RISC 处理器的晶体管规模普遍都很小而性能强大，深受超级计算机厂商所青睐。很快，许多厂商都开发出了自己的RISC 指令系统，除了IBM 的Power 和PowerPC 外，还有DEC 的Alpha、SUN 的SPARC、HP 的PA-RISC、MIPS 技术公司

5、的MIPS、ARM公司的ARM 等。它的应用范围也远比X86 来得广泛，大到各种超级计算机、工作站、高阶服务器，小到各类嵌入式设备、家用游戏机、消费电子产品、工业控制计算机，都可以看到RISC 的身影。2、基本内容和技术方案2.1基本内容尽管各种CPU的性能指标和结构细节各不相同，但它们所能完成的基本功能相同。一个基本的CPU 要包括三部分功能：数据的存储、数据的运算和控制部分。与之相对应的硬件结构也分为三部分：存储器、数据通路和控制器。存储器存放指令和数据；数据通路包括ALU、程序计数器等，主要功能是对操作数进行运算，得到结果，并产生程序计数器的值，作为要执行的下一条指令的地址；控制器内有指

6、令寄存器，它对指令进行译码，产生相应的控制信号，完成对存储器和数据通路部分的控制。以下的两个设计方案将从不同的设计角度对CPU的内部各模块及扩展模块进行设计，均可实现CPU的基本功能。2.2技术方案方案一：基于FPGA的RISC_CPU的设计本次设计的RSIC-CPU 数据总线为8 位，而每条指令为两个字节（高3 位为操作码，低13 位是地址），所以每条指令需取两次。CPU 每次取到指令后，其状态控制器（CPU 控制中心）分析操作码后，产生一系列控制信号，启动或停止某些部件。其中时钟发生器利用外来时钟信号进行分频生成一系列时钟信号，送往其他部件用作时钟信号。由功能分析，RISC-CPU 是一个

7、复杂的数字逻辑电路，但是它的基本部件的逻辑并不复杂，可把它分成以下八个基本部件：1、时钟发生器2、指令寄存器3、累加器4、算术逻辑运算单元5、数据控制器6、状态控制器7、程序计数器8、地址多路器。 RISC 的最大的特点是简单且结构相似的指令集在流水线中高效并行执行。相比于复杂指令集CISC，RISC 处理器的指令和变量非常少。本文设计的RISC-CPU 是8 位微处理器，一律采用直接寻址方式，即数据总是放在存储器中，寻址单元的地址由指令直接给出。RISC_CPU的设计不仅简化了指令系统，而且还通过简化指令系统使计算机的结构更加简单合理，从而提高了运算速度。本设计以硬件描述语言代码形式存在可与

8、任何综合库、工艺库以及FPGA结合开发出用户需要的固核和硬核，可读性好，易于扩展使用。方案二：基于FPGA的8位增强型的设计通过对8位增强型CPU内核的研究及其在FPGA(Field Programmable Gate Array)上的实现，对SoC设计作了初步研究。 在对Intel MCS-8051的汇编指令集进行了深入地分析的基础上，按照至顶向下的模块化的高层次设计流程，对8位CPU进行了顶层功能和结构的定义与划分，并逐步细化了各个层次的模块设计，建立了具有CPU及定时器，中断，串行等外部接口的模型。 利用5种寻址方式完成了8位CPU的数据通路的设计规划。利用有限状态机及微程序的思想完成了

9、控制通路的各个层次模块的设计规划。利用组合电路与时序电路相结合的思想完成了定时器，中断以及串行接口的规划。采用边沿触发使得一个机器周期对应一个时钟周期，执行效率提高。使用硬件描述语言实现了各个模块的设计。借助EDA工具ISE集成开发环境完成了各个模块的编程、调试和面向FPGA的布局布线；在Synplify pro综合工具中完成了综合；使用Modelsim SE仿真工具对其进行了完整的功能仿真和时序仿真。 设计了一个通用的扩展接口控制器对原有的8位处理器进行扩展，加入高速DI，DO以及SPI接口，增强了8位处理器的功能，可以用于现有单片机进行升级和扩展。 本设计的CPU全面兼容MCS-51汇编指

10、令集全部的111条指令，在时钟频率和指令的执行效率指标上均优于传统的MCS-51内核。本设计也以硬件描述语言代码形式存在可与任何综合库、工艺库以及FPGA结合开发出用户需要的固核和硬核，可读性好，易于扩展使用，易于升级，比较有实用价值。3、进度安排第一周：领取毕业设计（论文）题目、任务书及相关的文献资料。第二周第四周：广泛查阅、收集、整理相关的文献资料，在周记本上写出读书笔记，按规定格式完成开题报告初稿。提交指导老师接受检查后作相应的修改与完善。第五周第六周：进一步查阅、收集、整理相关的文献资料，在周记本上写出读书笔记，完成开题报告修改版及毕业设计（论文）提纲初稿，提交指导老师接受检查后作相应

11、的修改与完善。第七周第十周：在周记本上写出读书笔记，完成毕业设计（论文）初稿，提交指导老师接受检查后作相应的修改与完善。第十一周第十二周：在周记本上写出读书笔记，修改、完善毕业设计（论文），提交指导老师接受检查后作相应的修改与完善。第十三周第十四周：在周记本上写出读书笔记，完成外文翻译工作（打印成册，外加封面），制作答辩ppt文稿。提交指导老师接受检查后作相应的修改与完善。第十五周：完成原创说明、任务书、开题报告、毕业设计（论文）、外文翻译的排版、打印、装订，刻录光盘工作，准备参加毕业设计（论文）答辩。4、指导教师意见 指导教师签名： 年 月 日 注：1开题报告应根据教师下发的毕业设计（论文）任务书，在教师的指导下由学生独立撰写，在毕业设计开始后三周内完成。2“设计的目的及意义”至少800字，“基本内容和技术方案”至少400字。进度安排应尽可能详细。3指导教师意见：学生的调研是否充分？基本内容和技术方案是否已明确？是否已经具备开始设计（论文）的条件？能否达到预期的目标？是否同意进入设计（论文）阶段。