PCB设计基础教程qpu.docx

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1、PCB设设计基础础教程目 录1. 高速PCCB设计计指南之之一2. 高速PCCB设计计指南之之二3. PCB Layyoutt指南(上)4. PCB Layyoutt指南(下)5. PCB设设计的一一般原则则6. PCB设设计基础础知识7. PCB设设计基本本概念8. pcb设设计注意意事项9. PCB设设计几点点体会10. PCB LAYYOUTT技术大大全11. PCB和和电子产产品设计计12. PCB电电路版图图设计的的常见问问题13. PCB设设计中格格点的设设置14. 新手设计计PCBB注意事事项15. 怎样做一一块好的的PCBB板16. 射频电路路PCBB设计17. 设计技巧巧整理

2、18. 用PROOTELL99制制作印刷刷电路版版的基本本流程19. 用PROOTELL99SSE 布布线的基基本流程程20. 蛇形走线线有什么么作用21. 封装小知知识22. 典型的焊焊盘直径径和最大大导线宽宽度的关关系23. 新手上路路认识PPCB24. 新手上路路认识PPCB高速PCCB设计计指南之之一 高速速PCBB设计指指南之一一 第一篇 PCCB布线线 在PCCB设计计中，布布线是完完成产品品设计的的重要步步骤，可可以说前前面的准准备工作作都是为为它而做做的， 在整个个PCBB中，以以布线的的设计过过程限定定最高，技技巧最细细、工作作量最大大。PCCB布线线有单面面布线、 双面布布

3、线及多多层布线线。布线线的方式式也有两两种：自自动布线线及交互互式布线线，在自自动布线线之前， 可以用用交互式式预先对对要求比比较严格格的线进进行布线线，输入入端与输输出端的的边线应应避免相相邻平行行， 以以免产生生反射干干扰。必必要时应应加地线线隔离，两两相邻层层的布线线要互相相垂直，平平行容易易产生寄寄生耦合合。 自动布布线的布布通率，依依赖于良良好的布布局，布布线规则则可以预预先设定定， 包包括走线线的弯曲曲次数、导导通孔的的数目、步步进的数数目等。一一般先进进行探索索式布经经线，快快速地把把短线连连通， 然后进进行迷宫宫式布线线，先把把要布的的连线进进行全局局的布线线路径优优化，它它可

4、以根根据需要要断开已已布的线线。 并并试着重重新再布布线，以以改进总总体效果果。 对目前前高密度度的PCCB设计计已感觉觉到贯通通孔不太太适应了了， 它它浪费了了许多宝宝贵的布布线通道道，为解解决这一一矛盾，出出现了盲盲孔和埋埋孔技术术，它不不仅完成成了导通通孔的作作用， 还省出出许多布布线通道道使布线线过程完完成得更更加方便便，更加加流畅，更更为完善善，PCCB 板板的设计计过程是是一个复复杂而又又简单的的过程，要要想很好好地掌握握它，还还需广大大电子工工程设计计人员去去自已体体会， 才能得得到其中中的真谛谛。 1 电源源、地线线的处理理 既使在在整个PPCB板板中的布布线完成成得都很很好，

5、但但由于电电源、 地线的的考虑不不周到而而引起的的干扰，会会使产品品的性能能下降，有有时甚至至影响到到产品的的成功率率。所以以对电、 地线的的布线要要认真对对待，把把电、地地线所产产生的噪噪音干扰扰降到最最低限度度，以保保证产品品的质量量。 对每个个从事电电子产品品设计的的工程人人员来说说都明白白地线与与电源线线之间噪噪音所产产生的原原因， 现只对对降低式式抑制噪噪音作以以表述： （1）众众所周知知的是在在电源、地地线之间间加上去去耦电容容。（2）尽量加加宽电源源、地线线宽度，最最好是地地线比电电源线宽宽，它们们的关系系是：地地线电电源线信号线线，（通常信信号线宽宽为：00.20.33mm,最

6、经细细宽度可可达0.050.007mmm,电源源线为11.22.55 mmm）对数字电电路的PPCB可可用宽的的地导线线组成一一个回路路, 即即构成一一个地网网来使用用(模拟拟电路的的地不能能这样使使用)（33）用大面面积铜层层作地线线用,在在印制板板上把没没被用上上的地方方都与地地相连接接作为地地线用。或或是做成成多层板板，电源源，地线线各占用用一层。 2 数字字电路与与模拟电电路的共共地处理理 现在有有许多PPCB不不再是单单一功能能电路（数数字或模模拟电路路），而而是由数数字电路路和模拟拟电路混混合构成成的。因因此在布布线时就就需要考考虑它们们之间互互相干扰扰问题，特特别是地地线上的的噪

7、音干干扰。 数字电电路的频频率高，模模拟电路路的敏感感度强，对对信号线线来说，高高频的信信号线尽尽可能远远离敏感感的模拟拟电路器器件，对对地线来来说，整整个PCCB对外外界只有有一个结结点，所所以必须须在PCCB内部部进行处处理数、模模共地的的问题，而而在板内内部数字字地和模模拟地实实际上是是分开的的它们之之间互不不相连，只只是在PPCB与与外界连连接的接接口处（如如插头等等）。数数字地与与模拟地地有一点点短接，请请注意，只有一个连接点。也有在PCB上不共地的，这由系统设计来决定。 3 信号号线布在在电（地地）层上上 在多层层印制板板布线时时，由于于在信号号线层没没有布完完的线剩剩下已经经不多

8、，再再多加层层数就会会造成浪浪费也会会给生产产增加一一定的工工作量，成成本也相相应增加加了，为为解决这这个矛盾盾，可以以考虑在在电（地地）层上上进行布布线。首首先应考考虑用电电源层，其其次才是是地层。因因为最好好是保留留地层的的完整性性。 4 大面面积导体体中连接接腿的处处理 在大面面积的接接地（电电）中，常常用元器器件的腿腿与其连连接，对对连接腿腿的处理理需要进进行综合合的考虑虑，就电电气性能能而言，元元件腿的的焊盘与与铜面满满接为好好，但对对元件的的焊接装装配就存存在一些些不良隐隐患如：焊接需需要大功功率加热热器。容易造造成虚焊焊点。所所以兼顾顾电气性性能与工工艺需要要，做成成十字花花焊盘

9、，称称之为热热隔离（hheatt shhielld）俗俗称热焊焊盘（TTherrmall），这这样，可可使在焊焊接时因因截面过过分散热热而产生生虚焊点点的可能能性大大大减少。多多层板的的接电（地地）层腿腿的处理理相同。 5 布线线中网络络系统的的作用 在许多多CADD系统中中，布线线是依据据网络系系统决定定的。网网格过密密，通路路虽然有有所增加加，但步步进太小小，图场场的数据据量过大大，这必必然对设设备的存存贮空间间有更高高的要求求，同时时也对象象计算机机类电子子产品的的运算速速度有极极大的影影响。而而有些通通路是无无效的，如如被元件件腿的焊焊盘占用用的或被被安装孔孔、定们们孔所占占用的等等。

10、网格格过疏，通通路太少少对布通通率的影影响极大大。所以以要有一一个疏密密合理的的网格系系统来支支持布线线的进行行。 标标准元器器件两腿腿之间的的距离为为0.11英寸(2.554mmm),所所以网格格系统的的基础一一般就定定为0.1英寸寸(2.54 mm)或小于于0.11英寸的的整倍数数，如：0.005英寸寸、0.0255英寸、00.022英寸等等。 6 设计计规则检检查（DDRC） 布线设设计完成成后，需需认真检检查布线线设计是是否符合合设计者者所制定定的规则则，同时时也需确确认所制制定的规规则是否否符合印印制板生生产工艺艺的需求求，一般般检查有有如下几几个方面面： （1） 线与线，线线与元件

11、件焊盘，线线与贯通通孔，元元件焊盘盘与贯通通孔，贯贯通孔与与贯通孔孔之间的的距离是是否合理理，是否否满足生生产要求求。（22）电源线线和地线线的宽度度是否合合适，电电源与地地线之间间是否紧紧耦合（低低的波阻阻抗）？在PCCB中是是否还有有能让地地线加宽宽的地方方。（33）对于关关键的信信号线是是否采取取了最佳佳措施，如如长度最最短，加加保护线线，输入入线及输输出线被被明显地地分开。（4）模拟电路和数字电路部分，是否有各自独立的地线。（5）后加在PCB中的图形（如图标、注标）是否会造成信号短路。（6）对一些不理想的线形进行修改。（7）在PCB上是否加有工艺线？阻焊是否符合生产工艺的要求，阻焊尺寸

12、是否合适，字符标志是否压在器件焊盘上，以免影响电装质量。（8）多层板中的电源地层的外框边缘是否缩小，如电源地层的铜箔露出板外容易造成短路。* 第二篇 PCCB布局局 在设计计中，布布局是一一个重要要的环节节。布局局结果的的好坏将将直接影影响布线线的效果果，因此此可以这这样认为为，合理理的布局局是PCCB设计计成功的的第一步步。 布局的的方式分分两种，一一种是交交互式布布局，另另一种是是自动布布局，一般是是在自动动布局的的基础上上用交互互式布局局进行调调整，在在布局时时还可根根据走线线的情况况对门电电路进行行再分配配，将两两个门电电路进行行交换，使使其成为为便于布布线的最最佳布局局。在布布局完成

13、成后，还还可对设设计文件件及有关关信息进进行返回回标注于于原理图图，使得得PCBB板中的的有关信信息与原原理图相相一致，以以便在今今后的建建档、更更改设计计能同步步起来, 同时时对模拟拟的有关关信息进进行更新新，使得得能对电电路的电电气性能能及功能能进行板板级验证证。 -考虑虑整体美美观 一个产产品的成成功与否否，一是是要注重重内在质质量，二二是兼顾顾整体的的美观，两两者都较较完美才才能认为为该产品品是成功功的。 在一个个PCBB板上，元元件的布布局要求求要均衡衡，疏密密有序，不不能头重重脚轻或或一头沉沉。 -布局局的检查查 印制板尺尺寸是否否与加工工图纸尺尺寸相符符？能否否符合PPCB制制造

14、工艺艺要求？有无定定位标记记？元件在在二维、三三维空间间上有无无冲突？元件布布局是否否疏密有有序，排排列整齐齐？是否否全部布布完？需需经常更更换的元元件能否否方便的的更换？插件板板插入设设备是否否方便？热敏元元件与发发热元件件之间是是否有适适当的距距离？调调整可调调元件是是否方便便？在需需要散热热的地方方，装了了散热器器没有？空气流流是否通通畅？信信号流程程是否顺顺畅且互互连最短短？插头头、插座座等与机机械设计计是否矛矛盾？线线路的干干扰问题题是否有有所考虑虑？ 第三篇 高速速PCBB设计 （一）、电电子系统统设计所所面临的的挑战 随着着系统设设计复杂杂性和集集成度的的大规模模提高，电电子系统

15、统设计师师们正在在从事1100MMHZ以以上的电电路设计计，总线线的工作作频率也也已经达达到或者者超过550MHHZ，有有的甚至至超过1100MMHZ。目目前约550% 的设计计的时钟钟频率超超过500MHzz，将近近20% 的设设计主频频超过1120MMHz。 当系系统工作作在500MHzz时，将将产生传传输线效效应和信信号的完完整性问问题；而而当系统统时钟达达到1220MHHz时，除除非使用用高速电电路设计计知识，否否则基于于传统方方法设计计的PCCB将无无法工作作。因此此，高速速电路设设计技术术已经成成为电子子系统设设计师必必须采取取的设计计手段。只只有通过过使用高高速电路路设计师师的设

16、计计技术，才才能实现现设计过过程的可可控性。 （二）、什什么是高高速电路路 通常常认为如如果数字字逻辑电电路的频频率达到到或者超超过455MHZZ500MHZZ，而且且工作在在这个频频率之上上的电路路已经占占到了整整个电子子系统一一定的份份量（比比如说），就就称为高高速电路路。 实际际上，信信号边沿沿的谐波波频率比比信号本本身的频频率高，是是信号快快速变化化的上升升沿与下下降沿（或或称信号号的跳变变）引发发了信号号传输的的非预期期结果。因因此，通通常约定定如果（线线传播延延时大于于1/22数字信信号驱动动端的上上升时间间），则则认为此此类信号号是高速速信号并并产生传传输线效效应。 信信号的传传

17、递发生生在信号号状态改改变的瞬瞬间，如如上升或或下降时时间。信信号从驱驱动端到到接收端端经过一一段固定定的时间间，如果果传输时时间小于于1/22的上升升或下降降时间，那那么来自自接收端端的反射射信号将将在信号号改变状状态之前前到达驱驱动端。反反之，反反射信号号将在信信号改变变状态之之后到达达驱动端端。如果果反射信信号很强强，叠加加的波形形就有可可能会改改变逻辑辑状态。 （三）、高高速信号号的确定定 上面面我们定定义了传传输线效效应发生生的前提提条件，但但是如何何得知线线延时是是否大于于1/22驱动端端的信号号上升时时间？ 一般地地，信号号上升时时间的典典型值可可通过器器件手册册给出，而而信号的

18、的传播时时间在PPCB设设计中由由实际布布线长度度决定。下下图为信信号上升升时间和和允许的的布线长长度(延延时)的的对应关关系。 PPCB 板上每每单位英英寸的延延时为 0.1167nns.。但但是，（如果过过孔多，器器件管脚脚多，网网线上设设置的约约束多，延延时将增增大。）通常高高速逻辑辑器件的的信号上上升时间间大约为为0.22ns。如果板上有GaAs芯片，则最大布线长度为7.62mm。 设Trr 为信信号上升升时间， Tpdd 为信信号线传传播延时时。如果果Tr4Tppd，信信号落在在安全区区域。如如果2TTpdTr4Tppd，信信号落在在不确定定区域。如如果Trr2Tppd，信信号落在在

19、问题区区域。对对于落在在不确定定区域及及问题区区域的信信号，应应该使用用高速布布线方法法。 （四）、什什么是传传输线 PCBB板上的的走线可可等效为为下图所所示的串串联和并并联的电电容、电电阻和电电感结构构。串联联电阻的的典型值值0.225-00.555 ohhms/fooot，因因为绝缘缘层的缘缘故，并并联电阻阻阻值通通常很高高。将寄寄生电阻阻、电容容和电感感加到实实际的PPCB连连线中之之后，连连线上的的最终阻阻抗称为为特征阻阻抗Zoo。线径径越宽，距距电源/地越近近，或隔隔离层的的介电常常数越高高，特征征阻抗就就越小。如如果传输输线和接接收端的的阻抗不不匹配，那那么输出出的电流流信号和和

20、信号最最终的稳稳定状态态将不同同，这就就引起信信号在接接收端产产生反射射，这个个反射信信号将传传回信号号发射端端并再次次反射回回来。随随着能量量的减弱弱反射信信号的幅幅度将减减小，直直到信号号的电压压和电流流达到稳稳定。这这种效应应被称为为振荡，信信号的振振荡在信信号的上上升沿和和下降沿沿经常可可以看到到。 （五）、传传输线效效应 基于上述述定义的的传输线线模型，归归纳起来来，传输输线会对对整个电电路设计计带来以以下效应应。 反射射信号RRefllectted siggnalls 延时时和时序序错误DDelaay & Tiiminng eerroors 多次次跨越逻逻辑电平平门限错错误Faal

21、see Swwitcchinng 过冲冲与下冲冲Oveershhoott/Unnderrshooot 串扰扰Indduceed NNoisse (or croossttalkk) 电磁磁辐射EEMI raddiattionn 5.1 反射信信号 如果果一根走走线没有有被正确确终结(终端匹匹配)，那那么来自自于驱动动端的信信号脉冲冲在接收收端被反反射，从从而引发发不预期期效应，使使信号轮轮廓失真真。当失失真变形形非常显显著时可可导致多多种错误误，引起起设计失失败。同同时，失失真变形形的信号号对噪声声的敏感感性增加加了，也也会引起起设计失失败。如如果上述述情况没没有被足足够考虑虑，EMMI将显显著

22、增加加，这就就不单单单影响自自身设计计结果，还还会造成成整个系系统的失失败。 反射信信号产生生的主要要原因：过长的的走线；未被匹匹配终结结的传输输线，过过量电容容或电感感以及阻阻抗失配配。 5.2 延时和和时序错错误 信号号延时和和时序错错误表现现为：信信号在逻逻辑电平平的高与与低门限限之间变变化时保保持一段段时间信信号不跳跳变。过过多的信信号延时时可能导导致时序序错误和和器件功功能的混混乱。 通常常在有多多个接收收端时会会出现问问题。电电路设计计师必须须确定最最坏情况况下的时时间延时时以确保保设计的的正确性性。信号号延时产产生的原原因：驱驱动过载载，走线线过长。 5.3 多次跨跨越逻辑辑电平

23、门门限错误误 信号在在跳变的的过程中中可能多多次跨越越逻辑电电平门限限从而导导致这一一类型的的错误。多多次跨越越逻辑电电平门限限错误是是信号振振荡的一一种特殊殊的形式式，即信信号的振振荡发生生在逻辑辑电平门门限附近近，多次次跨越逻逻辑电平平门限会会导致逻逻辑功能能紊乱。反反射信号号产生的的原因：过长的的走线，未未被终结结的传输输线，过过量电容容或电感感以及阻阻抗失配配。 5.4 过冲与与下冲 过过冲与下下冲来源源于走线线过长或或者信号号变化太太快两方方面的原原因。虽虽然大多多数元件件接收端端有输入入保护二二极管保保护，但但有时这这些过冲冲电平会会远远超超过元件件电源电电压范围围，损坏坏元器件件

24、。 5.5 串扰 串扰扰表现为为在一根根信号线线上有信信号通过过时，在在PCBB板上与与之相邻邻的信号号线上就就会感应应出相关关的信号号，我们们称之为为串扰。 信号线距距离地线线越近，线线间距越越大，产产生的串串扰信号号越小。异步信信号和时时钟信号号更容易易产生串串扰。因因此解串串扰的方方法是移移开发生生串扰的的信号或或屏蔽被被严重干干扰的信信号。 5.6 电磁辐辐射 EMI(Eleectrro-MMagnnetiic IInteerfeerennce)即电磁干干扰，产产生的问问题包含含过量的的电磁辐辐射及对对电磁辐辐射的敏敏感性两两方面。EEMI表表现为当当数字系系统加电电运行时时，会对对周

25、围环环境辐射射电磁波波，从而而干扰周周围环境境中电子子设备的的正常工工作。它它产生的的主要原原因是电电路工作作频率太太高以及及布局布布线不合合理。目目前已有有进行 EMII仿真的的软件工工具，但但EMII仿真器器都很昂昂贵，仿仿真参数数和边界界条件设设置又很很困难，这这将直接接影响仿仿真结果果的准确确性和实实用性。最最通常的的做法是是将控制制EMII的各项项设计规规则应用用在设计计的每一一环节，实实现在设设计各环环节上的的规则驱驱动和控控制。 （六）、避避免传输输线效应应的方法法 针对上述述传输线线问题所所引入的的影响，我我们从以以下几方方面谈谈谈控制这这些影响响的方法法。 6.1 严格控控制

26、关键键网线的的走线长长度 如果果设计中中有高速速跳变的的边沿，就就必须考考虑到在在PCBB板上存存在传输输线效应应的问题题。现在在普遍使使用的很很高时钟钟频率的的快速集集成电路路芯片更更是存在在这样的的问题。解解决这个个问题有有一些基基本原则则：如果果采用CCMOSS或TTTL电路路进行设设计，工工作频率率小于110MHHz，布布线长度度应不大大于7英英寸。工工作频率率在500MHzz布线长长度应不不大于11.5英英寸。如如果工作作频率达达到或超超过755MHzz布线长长度应在在1英寸寸。对于于GaAAs芯片片最大的的布线长长度应为为0.33英寸。如如果超过过这个标标准，就就存在传传输线的的问

27、题。 6.2 合理规规划走线线的拓扑扑结构 解决决传输线线效应的的另一个个方法是是选择正正确的布布线路径径和终端端拓扑结结构。走走线的拓拓扑结构构是指（一根网网线的布布线顺序序及布线线结构）。当使使用高速速逻辑器器件时，除除非走线线分支长长度保持持很短，否否则边沿沿快速变变化的信信号将被被信号主主干走线线上的分分支走线线所扭曲曲。通常常情形下下，PCCB走线线采用两两种基本本拓扑结结构，即即菊花链链(Daaisyy Chhainn)布线线和星形形(Sttar)分布。 对于于菊花链链布线，布布线从驱驱动端开开始，依依次到达达各接收收端。如如果使用用串联电电阻来改改变信号号特性，串串联电阻阻的位置

28、置应该紧紧靠驱动动端。在在控制走走线的高高次谐波波干扰方方面，菊菊花链走走线效果果最好。但但这种走走线方式式布通率率最低，不不容易1100%布通。实实际设计计中，我我们是使使菊花链链布线中中分支长长度尽可可能短，安安全的长长度值应应该是：Stuub DDelaay = TTrt *0.1. 例如如，高速速TTLL电路中中的分支支端长度度应小于于1.55英寸。这这种拓扑扑结构占占用的布布线空间间较小并并可用单单一电阻阻匹配终终结。但但是这种种走线结结构使得得在不同同的信号号接收端端信号的的接收是是不同步步的。 星形拓扑扑结构可可以有效效的避免免时钟信信号的不不同步问问题，但但在密度度很高的的PC

29、BB板上手手工完成成布线十十分困难难。采用用自动布布线器是是完成星星型布线线的最好好的方法法。每条条分支上上都需要要终端电电阻。终终端电阻阻的阻值值应和连连线的特特征阻抗抗相匹配配。这可可通过手手工计算算，也可可通过CCAD工工具计算算出特征征阻抗值值和终端端匹配电电阻值。 在上上面的两两个例子子中使用用了简单单的终端端电阻，实实际中可可选择使使用更复复杂的匹匹配终端端。第一一种选择择是RCC匹配终终端。RRC匹配配终端可可以减少少功率消消耗，但但只能使使用于信信号工作作比较稳稳定的情情况。这这种方式式最适合合于对时时钟线信信号进行行匹配处处理。其其缺点是是RC匹匹配终端端中的电电容可能能影响

30、信信号的形形状和传传播速度度。 串联联电阻匹匹配终端端不会产产生额外外的功率率消耗，但但会减慢慢信号的的传输。这这种方式式用于时时间延迟迟影响不不大的总总线驱动动电路。串联联电阻匹匹配终端端的优势势还在于于可以减减少板上上器件的的使用数数量和连连线密度度。 最后后一种方方式为分分离匹配配终端，这这种方式式匹配元元件需要要放置在在接收端端附近。其其优点是是不会拉拉低信号号，并且且可以很很好的避避免噪声声。典型型的用于于TTLL输入信信号(AACT, HCCT, FASST)。 此外外，对于于终端匹匹配电阻阻的封装装型式和和安装型型式也必必须考虑虑。通常常SMDD表面贴贴装电阻阻比通孔孔元件具具有

31、较低低的电感感，所以以SMDD封装元元件成为为首选。如如果选择择普通直直插电阻阻也有两两种安装装方式可可选：垂垂直方式式和水平平方式。垂直直安装方方式中电电阻的一一条安装装管脚很很短，可可以减少少电阻和和电路板板间的热热阻，使使电阻的的热量更更加容易易散发到到空气中中。但较较长的垂垂直安装装会增加加电阻的的电感。水水平安装装方式因因安装较较低有更更低的电电感。但但过热的的电阻会会出现漂漂移，在在最坏的的情况下下电阻成成为开路路，造成成PCBB走线终终结匹配配失效，成成为潜在在的失败败因素。6.3 抑止电电磁干扰扰的方法法 很好好地解决决信号完完整性问问题将改改善PCCB板的的电磁兼兼容性(EM

32、CC)。其其中非常常重要的的是保证证PCBB板有很很好的接接地。对对复杂的的设计采采用一个个信号层层配一个个地线层层是十分分有效的的方法。此此外，使使电路板板的最外外层信号号的密度度最小也也是减少少电磁辐辐射的好好方法，这这种方法法可采用用表面面积层技术Buiild-up设计制制做PCCB来实实现。表表面积层层通过在在普通工工艺 PPCB 上增加加薄绝缘缘层和用用于贯穿穿这些层层的微孔孔的组合合来实现现 ，电电阻和电电容可埋埋在表层层下，单单位面积积上的走走线密度度会增加加近一倍倍，因而而可降低低 PCCB的体体积。PPCB 面积的的缩小对对走线的的拓扑结结构有巨巨大的影影响，这这意味着着（缩

33、小的的电流回回路，缩缩小的分分支走线线长度，而而电磁辐辐射近似似正比于于电流回回路的面面积；同同时小体体积特征征意味着着高密度度引脚封封装器件件可以被被使用，这这又使得得连线长长度下降降，从而而电流回回路减小小，提高高电磁兼兼容特性性。）6.4 其它可可采用技技术为减减小集成成电路芯芯片电源源上的电电压瞬时时过冲，应应该为集集成电路路芯片添添加去耦耦电容。（可以有有效去除除电源上上的毛刺刺的影响响并减少少在印制制板上的的电源环环路的辐辐射。）当去去耦电容容直接连连接在集集成电路路的电源源管腿上上而不是是连接在在电源层层上时，其其平滑毛毛刺的效效果最好好。这就就是为什什么有一一些器件件插座上上带

34、有去去耦电容容，而有有的器件件要求去去耦电容容距器件件的距离离要足够够的小。 任何高速速和高功功耗的器器件应尽尽量放置置在一起起以减少少电源电电压瞬时时过冲。 如果果没有电电源层，（长的电电源连线线会在信信号和回回路间形形成环路路，成为为辐射源源和易感感应电路路。）走线线构成一一个不穿穿过同一一网线或或其它走走线的环环路的情情况称为为开环。如如果环路路穿过同同一网线线其它走走线则构构成闭环环。两种种情况都都会形成成天线效效应(线线天线和和环形天天线)。天天线对外外产生EEMI辐辐射，同同时自身身也是敏敏感电路路。闭环环是一个个必须考考虑的问问题，因因为它产产生的辐辐射与闭闭环面积积近似成成正比

35、。 结束语 高速速电路设设计是一一个非常常复杂的的设计过过程，ZZUKEEN公司司的高速速电路布布线算法法(Rooutee Edditoor)和和EMCC/EMMI分析析软件(INCCASEES,HHot-Staage)应用于于分析和和发现问问题。本本文所阐阐述的方方法就是是专门针针对解决决这些高高速电路路设计问问题的。此此外，在在进行高高速电路路设计时时有多个个因素需需要加以以考虑，这这些因素素有时互互相对立立。如高高速器件件布局时时位置靠靠近，虽虽可以减减少延时时，但可可能产生生串扰和和显著的的热效应应。因此此在设计计中，需需权衡各各因素，做做出全面面的折衷衷考虑；既满足足设计要要求，又又

36、降低设设计复杂杂度。高高速PCCB设计计手段的的采用构构成了设设计过程程的可控控性，只只有可控控的，才才是可靠靠的，也也才能是是成功的的！ 高速PCCB设计计指南之之二 高速速PCBB设计指指南之二二 第一篇 高密密度(HHD)电电路的设设计 本文文介绍，许许多人把把芯片规规模的封封装看作作是由便便携式电电子产品品所需的的空间限限制的一一个可行行的解决决方案，它它同时满满足这些些产品更更高功能能与性能能的要求求。为便便携式产产品的高高密度电电路设计计应该为为装配工工艺着想想。 当为为今天价价值推动动的市场场开发电电子产品品时，性性能与可可靠性是是最优先先考虑的的。为了了在这个个市场上上竞争，开

37、开发者还还必须注注重装配配的效率率，因为为这样可可以控制制制造成成本。电电子产品品的技术术进步和和不断增增长的复复杂性正正产生对对更高密密度电路路制造方方法的需需求。当当设计要要求表面面贴装、密密间距和和向量封封装的集集成电路路时，可可能要求求具有较较细的线线宽和较较密间隔隔的更高高密度电电路板。可可是，展展望未来来，一些些已经在在供应微微型旁路路孔、序序列组装装电路板板的公司司正大量量投资来来扩大能能力。这这些公司司认识到到便携式式电子产产品对更更小封装装的目前前趋势。单单是通信信与个人人计算产产品工业业就足以以领导全全球的市市场。 高密密度电子子产品的的开发者者越来越越受到几几个因素素的挑

38、战战：物理理复杂元元件上更更密的引引脚间隔隔、财力力贴装必必须很精精密、和环环境许多塑塑料封装装吸潮，造造成装配配处理期期间的破破裂。物理理因素也也包括安安装工艺艺的复杂杂性与最最终产品品的可靠靠性。进进一步的的财政决决定必须须考虑产产品将如如何制造造和装配配设备效效率。较较脆弱的的引脚元元件，如如与与引脚脚间距的的 ，可能能在维护护一个持持续的装装配工艺艺合格率率方面向向装配专专家提出出一个挑挑战。最最成功的的开发计计划是那那些已经经实行工工艺认证证的电路路板设计计指引和和工艺认认证的焊焊盘几何何形状。 在环环境上，焊焊盘几何何形状可可能不同同，它基基于所用用的安装装电子零零件的焊焊接类型型

39、。可能能的时候候，焊盘盘形状应应该以一一种对使使用的安安装工艺艺透明的的方式来来定义。不不管零件件是安装装在板的的一面或或两面、经经受波峰峰、回流流或其它它焊接，焊焊盘与零零件尺寸寸应该优优化，以以保证适适当的焊焊接点与与检查标标准。虽虽然焊盘盘图案是是在尺寸寸上定义义的，并并且因为为它是印印制板电电路几何何形状的的一部分分，它们们受到可可生产性性水平和和与电镀镀、腐蚀蚀、装配配或其它它条件有有关的公公差的限限制。生生产性方方面也与与阻焊层层的使用用和在阻阻焊与导导体图案案之间的的对齐定定位有关关。 1、焊焊盘的要要求 国际际电子技技术委员员会 的标准认认识到对对焊接圆圆角或焊焊盘凸起起条件的

40、的不同目目标的需需要。这这个新的的国际标标准确认认两个为为开发焊焊盘形状状提供信信息的基基本方法法： )基于于工业元元件规格格、电路路板制造造和元件件贴装精精度能力力的准确确资料。这这些焊盘盘形状局局限于一一个特定定的元件件，有一一个标识识焊盘形形状的编编号。 )一些些方程式式可用来来改变给给定的信信息，以以达到一一个更稳稳健的焊焊接连接接，这是是用于一一些特殊殊的情况况，在这这些情况况中用于于贴装或或安装设设备比在在决定焊焊盘细节节时所假假设的精精度有或或多或少少的差别别。该标准准为用于于贴装各各种引脚脚或元件件端子的的焊盘定定义了最最大、中中等和最最小材料料情况。除除非另外外标明，这这个标

41、准准将所有有三中“希望目目标”标记为为一级、二二级或三三级。 一级级：最大大 用于低低密度产产品应用用，“最大”焊盘条条件用于于波峰或或流动焊焊接无引引脚的片片状元件件和有引引脚的翅翅形元件件。为这这些元件件以及向向内的型引脚脚元件配配置的几几何形状状可以为为手工焊焊接和回回流焊接接提供一一个较宽宽的工艺艺窗口。 二级级：中等等 具有中中等水平平元件密密度的产产品可以以考虑采采用这个个“中等”的焊盘盘几何形形状。与与标准准焊盘几几何形状状非常相相似，为为所有元元件类型型配置的的中等焊焊盘将为为回流焊焊接工艺艺提供一一个稳健健的焊接接条件，并并且应该该为无引引脚元件件和翅形形引脚类类元件的的波峰

42、或或流动焊焊接提供供适当的的条件。 三级级：最小小 具有高高元件密密度的产产品通常是是便携式式产品应应用可以考考虑“最小”焊盘几几何形状状。最小小焊盘几几何形状状的选择择可能不不适合于于所有的的产品。在在采用最最小的焊焊盘形状状之前，使使用这应应该考虑虑产品的的限制条条件，基基于表格格中所示示的条件件进行试试验。 在在中所所提供的的以及在在中中所配置置的焊盘盘几何形形状应该该接纳元元件公差差和工艺艺变量。虽虽然在标标准中的的焊盘已已经为使使用者的的多数装装配应用用提供一一个稳健健的界面面，但是是一些公公司已经经表示了了对采用用最小焊焊盘几何何形状的的需要，以以用于便便携式电电子产品品和其它它独

43、特的的高密度度应用。 国际际焊盘标标准()了了解到更更高零件件密度应应用的要要求，并并提供用用于特殊殊产品类类型的焊焊盘几何何形状的的信息。这这些信息息的目的的是要提提供适当当的表面面贴装焊焊盘的尺尺寸、形形状和公公差，以以保证适适当焊接接圆角的的足够区区域，也也允许对对这些焊焊接点的的检查、测测试和返返工。 图一一和表一一所描述述的典型型的三类类焊盘几几何形状状是为每每一类元元件所提提供的：最大焊焊盘(一一级)、中中等焊盘盘(二级级)和最最小焊盘盘(三级级)。 图一、两两个端子子的、矩矩形电容容与电阻阻元件的的IECC标准可可以不同同以满足足特殊产产品应用用 焊盘特性性 最大大一级 中等二二

44、级 最最小三级级脚趾-焊盘突突出 00.6 0.44 0.2脚跟跟-焊盘盘突出 0.00 0.0 00.0侧侧面-焊焊盘突出出 0.1 00.0 0.00开井余余量 00.5 0.225 00.055圆整因因素 最最近0.5 最最近0.05 最近00.055 表一、矩矩形与方方形端的的元件(陶瓷电电容与电电阻) (单位位:mmm) 焊接接点的脚脚趾、脚脚跟和侧侧面圆角角必须针针对元件件、电路路板和贴贴装精度度偏差的的公差平方和和。如图图二所示示，最小小的焊接接点或焊焊盘突出出是随着着公差变变量而增增加的（表表二）。 图二、带带状翅形形引脚元元件的IIEC标标准定义义了三种种可能的的变量以以满足

45、用用户的应应用 焊盘特性性 最大大一级 中等二二级 最最小三级级脚趾-焊盘突突出 00.8 0.55 0.2脚跟跟-焊盘盘突出 0.55 0.35 0.22侧面-焊盘突突出 00.055 0.05 0.003开井井余量 0.55 0.25 0.005圆整整因素 最近00.5 最近00.055 最近近0.005 表二、平平带L形形与翅形形引脚(大于00.6225mmm的间距距) (单位:mm) 如果果这些焊焊盘的用用户希望望对贴装装和焊接接设备有有一个更更稳健的的工艺条条件，那那么分析析中的个个别元素素可以改改变到新新的所希希望的尺尺寸条件件。这包包括元件件、板或或贴装精精度的扩扩散，以以及最小小的焊接接点或焊焊盘突出出的期望望（表，和）。 用于于焊盘的的轮廓公公差方法法的方式式与元件件的类似似。所有有焊盘公公差都是是要对每每一个焊焊盘以最最大尺寸寸提供一一个预计计的焊盘盘图形。单单向公差差是要减减小焊盘盘尺寸，因因此得当当焊接点点形成的的较小区区域。为为了使开开孔的尺尺寸标注注系统容容易，焊焊盘是跨跨过内外外极限标标注尺寸寸的。 在这这个标准准中，尺尺寸标注注概念使使用极限限尺寸和和几何公公差来描描述焊盘盘允许的的最大与与最小尺尺寸。当当焊盘在在其最大大尺寸时时，结果果可能是是最小可可接受的的焊盘之之间的间间隔；相相反，当