电路基础、电子技术与元器件教案 第9章butv.docx

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1、第9章 数字字电路知知识【学习要要点】：本章先先后讲述述门电路路、逻辑辑代数、组组合逻辑辑电路、时时序逻辑辑电路、AA/D变变换器及及D/AA变换器器的基本本知识。要要求读者者熟悉各各种门电电路的逻逻辑符号号及逻辑辑关系；正确把把握逻辑辑代数的的含义及及化简方方法；掌掌握组合合逻辑电电路的分分析和设设计过程程；在此此基础上上，再逐逐步理解解时序逻逻辑电路路的工作作过程及及分析方方法。本本章难度度较大，且且又十分分重要。学习本章章时，应应转变思思维方式式，不能能用模拟拟电路的的分析方方法来分分析数字字电路，也也不能一一味地使使用波形形分析法法来分析析数字电电路。在在分析组组合逻辑辑电路时时，应以

2、以逻辑代代数为工工具，自自始至终终将真值值表、逻逻辑函数数及逻辑辑图结合合在一起起。在分分析时序序逻辑电电路时，应应充分认认识电路路的结构构及电路路的状态态，再借借助状态态分析来来达到理理解电路路功能的的目的。9.1 基本本门电路路9.2 逻辑代代数9.3 组合合逻辑电电路9.4 时序序逻辑电电路9.5 A/D变换换与D/A变换换器9.1 基本本门电路路一. 概概述最基本的的逻辑关关系可以以归结为为与、或或、非三三种。利用下图图（a）、（bb）、（cc）可以以分别说说明与、或或、非三三种逻辑辑关系。二.分立立元件门门电路1. 二二极管与与门电路路下图（aa）是二二极管与与门电路路，A、B为输入

3、入信号，假假定它们们的低电电平为00V，高高电平为为+3VV，Z为输出出信号。逻辑功能能：当所所有的输输入端都都是高电电平时，输输出才是是高电平平，否则则输出就就是低电电平。与门电路路的逻辑辑符号见见图（bb）所示示。真值表如如下。 与门真值值表ABZ111010100000逻辑表达达式：ZZ=AB与门电路路的逻辑辑功能可可以总结结为：有有0出00，全11出1。2. 二二极管或或门电路路下图（aa）是二二极管或或门电路路，其中中，A、B为输入入信号ZZ为输出出信号。逻辑关系系：A、B只要有有一个输输入端是是高电平平，输出出就为高高电平，只只有所有有的输入入端均是是低电位位时，输输出才为为低电位

4、位。或门电路路的逻辑辑符号如如图（bb）所示示。真值表如如下：或门真值值表ABZ111011101000逻辑表达达式：ZZ=A+B或门电路路的逻辑辑功能可可以总结结为：有有1出11，全00出0。3. 非非门电路路反相器就就是非门门，如图图（a）所所示。图图（b）是是非门的的逻辑符符号。逻辑关系系：输入入高电平平时，输输出为低低电平；反之，输输入低电电平时，输输出为高高电平。逻辑表达达式：（A头上的的“-”号代表表非） 非门电路路的逻辑辑功能可可以总结结为：入入0出11，入11出0。4. 与与非门电电路与非门电电路（简简称与非非门）如如图（aa）所示示，虚线线左边是是一个二二极管与与门电路路，右

5、边边是非门门电路，所所以它实实际上是是由一级级与门和和一级非非门串联联而成的的。与非非门电路路的逻辑辑符号如如图（bb）所示示逻辑关系系：只有有当所有有的输入入端均为为高电平平时，输输出才为为低电平平，只要要输入端端有一个个或几个个为低电电平时，输输出就为为高电平平。表9-66为与非非门的真真值表。逻辑表达达式为：与非门电电路的逻逻辑功能能可总结结为：有有0出11，全11出0。5. 或或非门电电路或非门电电路如图图（a）所所示，或或非门电电路是由由一级或或门电路路和一级级非门电电路串联联而成的的。或非非门电路路的逻辑辑符号如如图（bb）所示示。逻辑关系系：输入入端只要要有一个个或几个个为高电电

6、平时，输输出就为为低电平平，只有有当输入入端全部部为低电电平时，输输出才为为高电平平。或非门电电路的真真值表见见表9-7所示示。其逻辑表表达式为为：或非门电电路的逻逻辑功能能可以总总结为：有1出出0，全全0出11。三.TTTL门电电路TTL门门电路是是一种由由三极管管构成的的门电路路，这种种电路的的输入端端和输出出端都采采用三极极管结构构。1. TTTL与与非门电电路1）电路路结构下图所示示的电路路是一个个典型的的TTLL与非门门电路，VVT1是是多发射射极三极极管，加加到各输输入端的的信号通通过VTT1的各各个发射射结实现现与的作作用。VVT2和和R2、RR3组成成电路的的中间级级。VTT3

7、、VVT4、VVT5和和R4、RR5构成成电路的的输出级级。其中中，VTT3和VVT4组组成复合合管，作作为输出出管VTT5的有有源负载载，以提提高电路路的带负负载能力力。2）工作作原理当所有的的输入端端都为高高电平（33.6V）时时，输出出为低电电平。当有一个个或几个个输入端端为低电电平时，输输出端为为高电平平。结论：当当所有输输入端全全部为高高电平时时，输出出为低电电平，当当输入端端有一个个或几个个为低电电平时，输输出就为为高电平平。可见见，TTTL与非非门电路路具有：有0出出1，全全1出00的逻辑辑功能。3）电路路优点TTL与与非门电电路具有有三大优优点：一一是电路路的带负负载能力力很强

8、；二是电电路的工工作速度度较高；三是工工作可靠靠，且便便于集成成化。目目前，TTTL与与非门电电路都已已集成化化，常见见的型号号有：SSN54400、SSN544S000、SNN74000、SSN744S000等2. TTTL与与或非门门电路1）电路路结构图（a）是是一个TTTL与与或非门门电路图图，它和和一般的的TTLL与非门门电路相相比，增增加了一一个由VVT6、VVT7和和R6所所组成的的输入电电路和反反相电路路。而增增加的这这部分电电路，和和原来由由VT11、VTT2及RR1所组组成的电电路完全全相同。2）逻辑辑关系分分析因VT22和VTT7的输输出端是是并联在在一起的的，所以以它们当

9、当中任何何一个导导通，都都可以使使VT55饱和、VVT4截截止，输输出低电电平。只只有VTT2、VVT7同同时截止止，输出出才是高高电平。因因此，这这种门电电路的输输入和输输出的关关系是：当A1A2或B1B2任何一一组输入入全部为为高电平平时，输输出就为为低电平平；而只只有当每每一组输输入至少少有一个个为低电电平时，输输出才是是高电平平。这样样的逻辑辑关系，叫叫做与或或非。与或非门门的逻辑辑符号如如图（bb）所示示。与或或非门电电路的逻逻辑表达达式为：与或非门门电路的的逻辑功功能可以以总结为为：一组组全1出出0，各各组有00出1。3. TTTL异异或门电电路异或关系系是指：输入相相同时，输输出

10、低电电平；输输入不同同时，输输出高电电平。异或门电电路的逻逻辑符号号如图所所示。异或门的的逻辑表表达式为为：异或门的的真值表表见表所所示。异或门的的逻辑功功能可以以总结为为：相同同出0，相相异出11。 4. 集集电极开开路与非非门电路路（OCC门）将TTLL与非门门电路输输出端的的有源负负载电路路去掉，使使VT55集电极极悬空，如如图（aa）所示示，就形形成了集集电极开开路与非非门电路路，简称称OC门门，它的的逻辑符符号如图图（b）所所示。由于OCC门采用用集电极极开路形形式，应应用时，就就必须在在输出端端与电源源之间外外加一负负载电阻阻。5. 三三态输出出与非门门三态输出出与非门门的输出出端

11、除了了可以出出现高电电平、低低电平外外，还可可以出现现高阻状状态。三态与非非门电路路的结构构如图（AA）所示示，A、B为输入入端，ZZ为输出出端，EEN为控控制端（或或称使能能端）。当EN=1时，电电路处于于与非门门工作状状态，此此时。当EN=0时，输输出端对对地和对对电源都都相当于于开路，故故输出呈呈高阻状状态。当EN=1时，电电路处于于与非门门工作状状态，故故称高电电平有效效，此时时的电路路逻辑符符号如图图（a）所所示。当当EN=00时，电电路处于于与非门门工作状状态，称称低电平平有效，其其逻辑符符号如图图（b）所所示。（A） 三态与与非门电电路（BB） 三三态与非非门逻辑辑符号9.2 逻

12、辑代代数逻辑代数数是分析析和设计计数字电电路的基基本数学学工具，逻逻辑代数数中的变变量只有有两种取取值，即即0和11。且00和1不不再表示示具体数数值的大大小，而而是表示示两种不不同的逻逻辑状态态。一.数制制数制是计计数体制制的简称称，数制制可分为为十进制制、二进进制、八八进制、十十六进制制等种类类。1. 十十进制十进制数数共有00、1、22、3、44、5、66、7、88、9十十个数码码，在计计数时，采采用“逢十进进一”的规则则。2. 其其它进制制二进制数数、八进进制数及及十六进进制数。二进制数数只有00、1两两个数码码，采用用“逢二进进一”的计数数规则。八进制数数共有八八个数码码，即007，

13、采采用“逢八进进一”的计数数规则。十六进制制数共有有十六个个数码，即即099、A、BB、C、DD、E、FF，采用用“逢十六六进一”的计数数规则，例例如，FF+1=10。3. 二二进制数数与十进进制数之之间的转转换1）二进进制数转转换为十十进制数数将二进制制数的各各位按权权展开即即可得到到十进制制数。举一个例例2）十进进制数转转换为二二进制数数方法是：将整数数部分连连续除以以2，直直至商为为0，取取余数作作为二进进制数的的整数。小小数部分分连续乘乘以2，直直至积为为1，取取整数作作为二进进制数的的小数。举一个例例4. 二二进制数数与八进进制数之之间的转转换1）二进进制数转转换为八八进制数数整数部

14、分分从低位位开始，每每三位二二进制数数分为一一组，再再将每一一组用一一位等价价的八进进制数来来代替。小小数部分分从小数数点后面面第一位位开始，每每三位分分为一组组，再将将每一组组用一位位等价的的八进制制数来替替代。整整数部分分不足三三位，可可在前面面补0；小数部部分不足足三位，可可在后面面补0。举一个例例2）八进进制数转转换成二二进制数数只需将每每一位八八进制数数用一组组等价的的三位二二进制数数来表示示即可。举一个例例5. 二二进制数数与十六六进制数数之间的的转换二进制数数与十六六进制数数之间的的转换规规则同二二进制数数与八进进制数之之间的转转换，只只不过需需要按四四位一组组进行分分组。举一个

15、例例二. 逻逻辑代数数的基本本原理1. 基基本逻辑辑运算基本逻辑辑运算有有三种：逻辑加加、逻辑辑乘、逻逻辑非。1）逻辑辑加逻辑加的的表达式式为：ZZ=A+B逻辑加代代表的含含义是：A或B只要有有一个是是1，则则Z就为11。实现现逻辑加加的电路路是或门门电路。2）逻辑辑乘逻辑乘的的表达式式为：ZZ=AB书写时，“”可以省略。逻辑乘所所代表的的含义是是：A和B都为11时，ZZ才是11，A和B有一个个为0时时，Z就是00。实现现逻辑乘乘的电路路是与门门电路。3）逻辑辑非逻辑非的的表达式式为：逻辑非所所代表的的含义是是：A=1时，ZZ=0；A=00时，ZZ=1，实实现逻辑辑非的电电路是非非门电路路。2

16、. 逻逻辑函数数逻辑函数数是反映映输出和和输入之之间逻辑辑关系的的表达式式。可以以表示为为：Z=f（A，B）其中，AA、B是输入入逻辑变变量，ZZ是输出出逻辑变变量。3. 基基本公式式和常用用公式1）基本本公式自等律：A+0=A，A1=A0-1律律：A+1=1，A0=0互补律：交换律：A+B=B+A，AB=BA结合律：(A+BB)+C =A+(B+C)，(ABB)C = A(BC)分配律：A(BB+C) = AB +AC，A+BC = (A+B)(A+C)同一律：A+A=A，AA=A反演律：否定律2）常用用公式公式1 证明：公式2 证明：公式3 证明：公式4 公式5 公式6 4. 基本公公式扩

17、展展运用的的两个规规则1）代入入规则在任何一一个逻辑辑等式中中，如果果将等式式两边所所有出现现某一变变量的地地方，都都代之以以一个函函数Z，则等等式仍然然成立，这这个规则则叫作代代入规则则。举一个例例2）反演演规则对于任意意一个函函数表达达式Z，如果果将Z中所有有的“”换成“+”，“+”换成“”；“0”换成“1”，“1”换成“0”；原变变量换成成反变量量，反变变量换成成原变量量。那么么所得到到的逻辑辑函数表表达式就就是逻辑辑函数ZZ的反函函数。举一个例例二.逻辑辑函数表表达式、真真值表与与逻辑图图逻辑函数数表达式式、真值值表与逻逻辑图是是逻辑函函数的三三种不同同表示方方法，它它们之间间可以互互

18、相转换换。1. 逻逻辑函数数表达式式与真值值表的转转换按照函数数表达式式，对变变量的各各种可能能取值进进行运算算，求出出相应的的函数值值，再把把变量值值和函数数值一一一对应列列成表格格，就可可以得到到真值表表。举一个例例若已知真真值表，要要想得到到函数表表达式，只只要把真真值表中中的函数数值等于于1的变变量组合合挑选出出来，然然后将变变量值是是1的写写成原变变量，是是0的写写成反变变量，再再把组合合中各个个变量相相乘，最最后把各各个乘积积项相加加，就能能得到相相应的函函数表达达式。举一个例例2. 逻逻辑图与与真值表表、逻辑辑函数的的转换若已知逻逻辑图，要要得到真真值表，可可根据变变量的各各种取

19、值值，求出出函数的的对应值值，便可可列出真真值表。若已知逻逻辑图，要要得到函函数表达达式，可可根据逻逻辑图逐逐级写出出输出的的逻辑函函数表达达式。举一个例例若已知逻逻辑函数数表达式式，要得得到逻辑辑图，则则更加简简单。只只要用与与门、或或门、非非门来实实现这三三种运算算，就可可以得到到对应的的逻辑图图。举一个例例三. 逻逻辑函数数的化简简1. 化化简的必必要性逻辑函数数的化简简是很重重要的，它它意味着着可以用用较少的的元件实实现同样样的逻辑辑功能，这这样既可可节约元元件，又又可提高高电路的的可靠性性。2. 公公式化简简法公式化简简法就是是运用逻逻辑代数数的基本本公式和和常用公公式进行行化简。1

20、）合并并法利用的公公式，将将两项合合并成一一项，合合并时消消去一个个变量。例例如：2）吸收收法利用A+AB=A(1+B)=A的公式式，消去去多余的的项。例例如：3）消去去法利用的公公式，消消去多余余的因子子。例如如：4）配项项法利用，将将它作为为配项用用，然后后消去更更多的项项。例如如：下面举例例来说明明。例9-11：化简简逻辑函函数 例9-22：化简简逻辑函函数 3. 卡卡诺图采用卡诺诺图进行行化简，可可以快速速、准确确地得出出最简表表达式。1）最小小项的概概念设A、BB、C是三个个逻辑变变量，由由这三个个变量可可构成八八个乘积积项：、。这八个乘乘积项有有着共同同的特点点：一是是都只有有三个

21、因因子；二二是每一一个变量量都以原原变量或或者反变变量的形形式作为为一个因因子在乘乘积项中中出现一一次。这这样的八八个乘积积项，就就称为这这三个变变量的最最小项。为了方便便起见，通通常根据据最小项项中变量量的两种种出现形形式来对对最小项项进行编编号，用用mi表示。例例如，的的编号为为m6。也可将逻逻辑函数数表示成成最小项项编号之之和的形形式，例例如：=m（00，1，55，6）2）卡诺诺图表示示法所谓卡诺诺图就是是表示最最小项相相邻关系系的方块块图。三三变量卡卡诺图的的画法见见教材图图9-220所示示。四变变量卡诺诺图的画画法见教教材图99-211所示。卡诺图具具有如下下一些特特点：（1）形形象

22、地表表达了最最小项之之间的相相邻性，所所谓相邻邻性是指指两个最最小项之之间只有有一个变变量互为为相反变变量，其其余变量量均相同同。（2）卡卡诺图上上的任何何一行（或或列）的的头尾小小方格也也具有相相邻性。4. 卡卡诺图化化简法1）合并并最小项项的规律律利用卡诺诺图化简简逻辑函函数时，应应掌握如如下几个个规律。（1）两两个小方方块相邻邻（包括括处于一一行或列列的两端端）时，可可以合并并成一项项，合并并时只保保留取值值相同的的变量，消消去互为为相反的的变量，如如图所示示。（2）相相邻的四四个小方方块、一一行（列列）、处处于两行行（列）的的始末端端、或处处于四角角的四个个项可合合并成一一项，合合并时

23、，只只保留取取值相同同的变量量 ，如如图所示示。（3）若若八个小小方块组组成相邻邻的两行行（或列列），或或组成始始末的两两行（或或列），则则可以合合并成一一项，合合并时，只只保留取取值相同同的一个个变量，而而消去其其它三个个变量，如如图所示示。2）用卡卡诺图化化简逻辑辑函数例：化简简四变量量函数ZZ=m（1，44，5，99，122，133）解：第一一步：画画出函数数的卡诺诺图。卡诺图如如图所示示。第二步：合并最最小项按照合并并最小项项的方法法，把可可以合并并的相邻邻项分别别圈起来来。显然然，m4、m5、m12、m13属相相邻四项项，可圈圈在一起起，它们们合并后后得；m1、m5、m13、m9属同

24、一一列，可可圈在一一起，它它们合并并后得。第三步：写出化化简后的的函数式式。只需将合合并后的的最简项项相加，就就可得到到化简后后的函数数式：在卡诺图图中画圈圈时，不不能漏掉掉任何最最小项，每每一个圈圈应尽量量大，圈圈的个数数应尽量量少，同同一最小小项可以以多次被被圈。例：化简简函数解：先画画函数的的卡诺图图，因函函数是一一个四变变量函数数，它的的每一项项都不是是最小项项，故应应化成最最小项。第第一项中中缺变量量A，应应乘以，也也就是说说，实际际包含了了（即m11和m3）两个个最小项项；同理理，包含含了m4、m5、m12、m13四个个最小项项；包含含了m1、m5两个最最小项，包含了m10、m11

25、两个最小项，这样就得到了如图所示的卡诺图。将m4、m5、m12、m13合并并成，将将m1、m3合并成成，将m10、m11合并并成，故故化简后后的函数数为：9.3 组合合逻辑电电路数字电路路可分成成两大类类：组合合逻辑电电路和时时序逻辑辑电路。组组合逻辑辑电路的的输出只只与输入入有关。一.组合合逻辑电电路分析析和设计计方法1.组合合逻辑电电路分析析分析组合合逻辑电电路，就就是要求求根据具具体的组组合逻辑辑图来确确定输入入和输出出之间的的逻辑关关系及逻逻辑功能能，具体体步骤如如图所示示。例如，分分析下图图（a）所所示的逻逻辑电路路。首先根据据逻辑电电路写出出Z的表达达式： 。再根据表表达式列列出真

26、值值表。真值表ABZ001010100111最后确定定逻辑功功能。当A、BB相同时时，Z为1；A、B不同时时，Z为0。显显然，这这种电路路的逻辑辑功能为为：输入入相同，输输出为11；输入入不同，输输出为00。因此此常常将将这种逻逻辑电路路称为同同或门，其其逻辑符符号如上上图（bb）所示示。2. 组组合逻辑辑电路的的设计方方法设计组合合逻辑电电路就是是根据实实际问题题的要求求来确定定逻辑电电路，其其步骤如如图所示示。例如，要要设计一一个奇偶偶判断器器，它的的逻辑功功能是：在三个个输入端端中，奇奇数个为为高电平平时，输输出也为为高电平平；否则则，输出出为低电电平。首先设三三个输入入变量为为A、B、

27、C，输出出变量为为Z。根据据题意，列列出真值值表，见见表所示示。 奇偶偶判断电电路真值值表ABCZ00000011010101101001101011001111由真值表表可写出出函数表表达式：该函数已已为最简简，其对对应的逻逻辑电路路如下图图所示。二. 编编码器把若干个个0和11按一定定的规律律编排在在一起，形形成不同同的代码码，就可可以表示示多个不不同的信信号，这这个过程程称为编编码。用来完成成编码工工作的数数字电路路，称为为编码器器。1.二进进制编码码器将一般的的信号编编成二进进制代码码的电路路称为二二进制编编码器。一位二进进制代码码可以表表示两个个信号，两两位二进进制代码码有000、0

28、11、100、111四种组组合，因因而可以以表示四四个信号号。依次次类推，用用n位二进进制代码码，就可可以表示示2n个不同同的信号号。例如，要要求把00、1、22、3、44、5、66、7这这八个十十进制数数编成二二进制代代码。第一步：选择输输入、输输出逻辑辑变量，绘绘制编码码框图。因为233=8，所所以用三三位二进进制代码码就足以以表示007这这八个十十进制数数，因此此编码器器方框图图如图所所示。输输入端为为I0I7，它们们分别对对应八个个十进制制数，输输出端为为C、B、A，它们们组成三三位二进进制代码码CBAA（注意意，C为高位位，A为低位位）。第二步：列出编编码表和和真值表表。编码表是是表

29、示这这八个十十进制数数字和二二进制代代码之间间对应关关系的表表格。从从编码表表和设计计要求可可知，当当I0为1，II1I7均为00时，代代表输入入字0，此此时要求求输出CCBA=0000，当II1=1，II0=0，II2I7=0时时，代表表输入字字1，此此时要求求输出CCBA=0011，这样样可列出出编码表表和真值值表。见教材表表9-114和99-155第三步：写出逻逻辑函数数表达式式，并画画出逻辑辑图。根据真值值表可写写出函数数表达式式：由于任何何时刻输输入变量量只有一一个为11，从而而上式化化简为：A= II1+ II3 +II5 +II7采用同样样的方法法可得：B= II2 +II3 +

30、II6 +II7C= II4 +II5 +II6 +II7根据逻辑辑表达式式，可画画出逻辑辑电路图图。由图图可以看看出，II0不见了了，这是是因为当当I1I7均为低低电平时时，输出出为0000，这这恰好对对应I0为高电电平时的的编码。2. 二二-十进制制编码器器将十进制制数字00、1、22、3、44、5、66、7、88、9编编为二-十进制制代码的的电路，称称为二-十进制制编码器器。二-十进制制代码也也称为BBCD代代码，它它用一组组四位二二进制代代码来表表示一位位十进制制数字。二二-十进制制编码器器的设计计过程与与二进制制编码器器是一样样的。目前，不不管是二二进制编编码器还还是二-十进制制编码

31、器器，均已已集成化化，例如如，集成成电路CC3044就是一一块二-十进制制编码器器，能将将09十个个数字编编成四位位十进制制代码。三.译码码器在编码过过程中，每每一组二二进制代代码都被被赋予了了一个特特定的含含意。译译码器的的作用就就是将代代码的原原意“翻译”出来。译译码器的的种类很很多，如如二进制制译码器器、二-十进制制译码器器等。下面以三三位二进进制译码码器为例例，来分分析其功功能及设设计步骤骤。二进制译译码器就就是将二二进制代代码，按按它的原原意翻译译成相对对应的输输出信号号，其设设计步骤骤如下。第一步：分析设设计要求求。三位二进进制译码码器的方方框图如如图所示示。它的的输入是是三位二二

32、进制代代码，共共有八种种不同的的组合，因因此它的的输出有有八个信信号。每每一个输输出与输输入的一一组二进进制代码码相对应应，例如如，输入入CBAA=0001，则则对应的的输出端端I1为高电电平，而而其余的的七个输输出均为为低电平平。第二步：列真值值表。根据设计计要求可可列出真真值表如如下。三位二进进制译码码器的真真值表CBAI0I1I2I3I4I5I6I70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001第三步：写出逻逻辑函数数表达式式，并画画出逻辑辑电路图图。根据真值

33、值表可写写出逻辑辑函数表表达式：根据逻辑辑函数表表达式得得出逻辑辑电路图图。四.加法法器加法器是是计算机机中最基基本的运运算单元元。1. 半半加器首先来看看看两个个一位二二进制数数相加的的情况。因因为每一一个数有有0和11两种状状态，所所以相加加时有四四种可能能的情况况，见表表所示，其其中Sn表示和和，Cn表示进进位，AAn、Bn表示两两个加数数。半加器真真值表AnBnSnCn0000011010101101由表可知知，这里里只考虑虑了两个个加数本本身，没没有考虑虑由低位位来的进进位，所所以把这这种加法法运算称称为半加加，并把把实现这这种运算算的电路路称为半半加器。根根据表可可以写出出半加器器

34、输出及及进位的的逻辑函函数表达达式：其中“”代表半半加，也也就是异异或运算算符。根据半加加器的逻逻辑函数数表达式式，可以以得到图图（a）所所示的逻逻辑图，图图（b）是是半加器器的逻辑辑符号。2. 全全加器全加器不不但考虑虑两数相相加，而而且还考考虑低位位来的进进位相加加问题。在在全加器器中，两两个加数数及来自自低位的的进位三三者相加加，再输输出运算算结果。全加器的的真值表表如下，An、Bn表示两个加数，Cn-1表示来自低位的进位，Sn表示相加后得到的和，Cn表示向高位发出的进位。全加器真真值表AnBnCn-11SnCn00000001100101001101100101010111001111

35、11根据真值值表可得得到Sn和Cn的逻辑辑表达式式。根据逻辑辑函数可可画出全全加器的的逻辑电电路图，如如图（aa）所示示。图（bb）为全全加器的的逻辑符符号。9.4 时序序逻辑电电路时序逻辑辑电路是是由组合合逻辑电电路和存存储电路路两个部部分构成成的，时时序逻辑辑电路的的输出不不仅与输输入有关关，而且且还决定定于电路路的原来来状态。一. 触触发器触发器是是组成存存储电路路的基本本单元，用用一个触触发器，可可以保存存一位二二进制信信息。1. 基基本RSS触发器器1）电路路结构基本RSS触发器器的逻辑辑电路图图及逻辑辑符号如如下。它它是由两两个与非非门G11和G22交叉耦耦合组成成的，图图中、表示

36、负负脉冲触触发，逻逻辑符号号中输入入端的小小圆圈也也表示用用负脉冲冲触发。2）逻辑辑功能分分析基本RSS触发器器有两个个稳定状状态，一一个是门门G1导导通、门门G2截截止，输输出端QQ=0，称称为触发发器的00态；另另一个稳稳定状态态是门GG1截止止，门GG2导通通，输出出端Q=1，称称为触发发器的11态。基本RSS触发器器的状态态真值表表如下，表表中Qn表示触触发器的的现态，Qn+1表示触发器受触发脉冲作用后的下一个状态（简称次态）。 基本RRS触发发器状态态真值表表QnQn+11备注1100保持状态态不变0101置1态1000置0态000不定不允许1111保持状态态不变0111置1态101

37、0置0态001不定不允许由表可知知，基本本RS触触发器的的功能为为：当、时，电电路状态态维持不不变。当、时，电电路置11态。当、时，电电路置00态。不允许出出现、时的情情况。2. 同同步RSS触发器器1）电路路结构在基本RRS触发发器的基基础上增增添两个个门G33、G44就构成成了同步步RS触触发器，如如图（aa）所示示，图（bb）是它它的逻辑辑符号。图图中，SS、R表示输输入触发发脉冲，CP表示时钟脉冲。2）逻辑辑功能分分析当没有时时钟信号号时（即即CP=00），触触发器的的状态不不变。若若CP=11时，则则触发器器的状态态将受SS、R状状态的控控制而被被置0或或置1。当S=11、R=0时时

38、，触发发器被置置1，即即Q=1，。若R=11，S=0时时，触发发器被置置0，即即Q=0，。若R=00，S=0时时，触发发器状态态不变。若R=11，S=1时时，触发发器状态态不定，因因此要求求SR=0。3. 主主从RSS触发器器主从RSS触发器器的逻辑辑电路图图及逻辑辑符号分分别如图图（a）（bb）所示示，它是是由两个个同步RRS触发发器加上上一个反反相器构构成的。下下面的触触发器称称为主触触发器，上上面的触触发器叫叫从触发发器。主从触发发器是分分两步工工作的：第一步，在在CP=11时，主主触发器器将根据据输入信信号R、S的状态态，被置置1或00。相当当于输入入信号存存入主触触发器，从从触发器器

39、状态不不变。第二步，在在CP=00时，从从触发器器将按照照主触发发器所处处的状态态被置11或0。相相当于主主触发器器控制从从触发器器翻转，而而主触发发器保持持状态不不变，不不受输入入信号的的影响。4. DD触发器器D触发器器如图（aa）所示示，图（bb）是它它的逻辑辑符号。当CP=1时，若若D=1，门门G3输输出低电电平，而而门G44输出高高电平，所所以Q=1；若D=0，则则门G33输出高高电平，门门G4输输出低电电平，故故Q=0。D触发器器的输出出状态仅仅仅取决决于时钟钟脉冲为为1期间间的输入入端D的的状态，即即：在CCP=11期间，若若D=00，则QQn+11=0；若D=1则QQn+11=

40、1。5. TT触发器器 T触发发器的逻逻辑符号号如图所所示。 T触发发器的逻逻辑功能能比较简简单，当当控制端端T=1时时，每来来一个时时钟脉冲冲，它都都要翻转转一次；而在TT=0时时，保持持原状态态不变。在T恒为为1的情情况下，只只要有时时钟脉冲冲到达，触触发器的的状态就就要翻转转。所以以常将TT=1时时的T触触发器叫叫T触发器器。6. JJK触发发器JK触发发器的逻逻辑符号号如图所所示，它它有两个个输入端端J和K。JKK触发器器的逻辑辑功能为为：若J=11，K=0，则则CP脉冲冲作用以以后，QQn+11=1。若J=00，K=1，则则CP脉冲冲作用后后， QQn+11=0。若J=KK=1，则则

41、CP脉冲冲作用后后，触发发器翻转转，即，此此时JKK触发器器成了TT触发器器。若对上述述各类触触发器稍稍加改进进，还可可使其成成为边沿沿触发方方式。所所谓边沿沿触发方方式是指指触发器器仅在CCP脉冲冲的上升升沿或下下降沿到到来时，接接收输入入信号，并并发生状状态翻转转。只要要属于边边沿触发发方式，都都在时钟钟信号处处加有“”符号号；若属属下降沿沿触发，则则除了加加有“”外，还还加有小小圈符号号。例如如，教材材图9-45就就是上升升沿D触触发器和和下降沿沿JK触触发器的的逻辑符符号。二. 寄寄存器寄存器是是由触发发器和具具有控制制作用的的组合逻逻辑电路路构成的的。它可可用来存存放数码码。1. 并

42、并入并出出寄存器器并入并出出寄存器器接收数数码的方方式可以以分为两两拍接收收方式和和单拍接接收方式式两种。1）两拍拍接收方方式下图是一一个由基基本RSS触发器器组成的的四位数数码寄存存器，寄寄存器的的输出是是由四个个触发器器的Q端并行行引出的的。它接接收数码码分两步步来完成成。第一步，在在接收数数码之前前先用清清零脉冲冲使所有有的触发发器都回回到0态态，这一一步称为为清零（或或叫复位位）。第二步，再再用一个个接收脉脉冲，把把门G11G44打开，这这时凡是是输入数数码为11的与非非门，就就会输出出一个负负脉冲将将相应的的触发器器置1，而而输入数数码为00的与非非门没有有负脉冲冲输出，因因而对应应

43、的触发发器保持持0态不不变。例例如，DD4、D3、D2、D1的状态态为10011，那那么，当当接收脉脉冲到来来时，GG4、GG2、GG1有负负脉冲输输出，FF4、FF2、FF1置11，而FF3保持持0态不不变，于于是寄存存器就把把10111这个个数码接接收进去去，并保保存起来来了。由于每次次接收数数码都是是分两步步动作的的，所以以把这种种工作方方式称为为两拍接接收方式式。该电电路还有有一个特特点，那那就是各各位数码码是同时时输入的的，每一一位输出出也是同同时建立立起来的的，因此此把这种种输入、输输出方式式叫作并并入并出出方式。2）单拍拍接收方方式图是采用用四级DD触发器器组成的的一个四四位寄存

44、存器。因因为它在在接收数数据时，只只需要一一个接收收脉冲，所所以称为为单拍接接收方式式。在接收脉脉冲到来来时，QQ4=D4、Q3=D3、Q2=D2、Q1=D1，从而而使输入入数码被被保存起起来。该该电路也也属并入入并出方方式。2. 移移位寄存存器移位寄存存器除了了具有存存储数码码功能外外，还具具有移位位功能。教材图99-488是用上上升沿DD触发器器组成的的移位寄寄存器及及其波形形，其中中每个触触发器的的输出端端Q依次次接到下下一个触触发器的的D端，只只有第一一个触发发器的DD端接收收数据。当时钟脉脉冲的前前沿到达达时，输输入数码码移入FF1，同同时每个个触发器器的状态态也移给给了下一一个触发发器。假假设输入入的数码码为10011，那那么在移移位脉冲冲的作用用下，移移位寄存存器中数数码的移移动情况况见表所所示。移位寄存存器中数数码移动动情况CP脉冲冲顺 序移位寄存存器中的的数码F4（QQ4