使用VHDL进行数字电路设计.ppt

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1、使用VHDL进行数字电路设计ASIC技术的发展技术的发展电路系统设计方法电路系统设计方法自定向下的设计流程自定向下的设计流程设计描述风格设计描述风格高层次设计方法ASIC技术的发展由于所设计的系统的规模已从几十几百由于所设计的系统的规模已从几十几百门增加到几万几十万门，使得从前电子门增加到几万几十万门，使得从前电子工程师所熟悉的画电路图、真值表和卡工程师所熟悉的画电路图、真值表和卡诺图的设计方法已经远远不能满足数字诺图的设计方法已经远远不能满足数字系统的复杂性要求系统的复杂性要求ASIC技术的发展高层次设计方法高层次设计方法HLD(High Level Design)是从八十年代末以来，最新专

2、用是从八十年代末以来，最新专用集成电路设计的、最先进的设计方法，集成电路设计的、最先进的设计方法，它为用户设计更大规模、更高水平、性它为用户设计更大规模、更高水平、性能优良的能优良的数字系统数字系统提供了可靠的保证提供了可靠的保证HLD符合目前对电路的两个要求Time to Market：对于通信领域来说，快：对于通信领域来说，快速推出市场需要的系统具有非常重要的速推出市场需要的系统具有非常重要的价值，价值，HLD使得快速设计较大的芯片成使得快速设计较大的芯片成为可能。为可能。SOC：目前对数子系统的需求是规模越：目前对数子系统的需求是规模越来越大，来越大，HLD非集成电路专业背景的通非集成电

3、路专业背景的通信厂商设计大规模芯片提供了可能信厂商设计大规模芯片提供了可能设计技术的发展使得HLD成为可能设计技术的发展使得HLD成为可能采用最原始的版图设计只需要相应的图形编辑采用最原始的版图设计只需要相应的图形编辑工具工具采用电路图设计就需要相应的布局布线工具采用电路图设计就需要相应的布局布线工具采用采用HDL语言设计电路就需要相应的综合工具语言设计电路就需要相应的综合工具支持支持结论结论：正是综合技术的提出使得：正是综合技术的提出使得HLD成为可能成为可能电路设计方法由底向上的设计（由底向上的设计（Bottom-up）：从结构）：从结构层开始，采用结构化单元和由少数行为层开始，采用结构化

4、单元和由少数行为级模块构成的层次式模型，逐级向上搭级模块构成的层次式模型，逐级向上搭建出符合要求的系统。建出符合要求的系统。自顶而下的设计（自顶而下的设计（Top-Down）：先对所）：先对所要设计的系统进行功能描述，然后逐步要设计的系统进行功能描述，然后逐步分块细化，直至结构化最底层的具体实分块细化，直至结构化最底层的具体实现现Top-Down的优越性提高设计生产的效率：自顶向下的设计提高设计生产的效率：自顶向下的设计方法允许设计者从一个高抽象层次上对方法允许设计者从一个高抽象层次上对系统的功能进行定制，而不需要考虑门系统的功能进行定制，而不需要考虑门级的具体实现方法，这充分体现了工艺级的具

5、体实现方法，这充分体现了工艺无关性的基本设计思想。设计者只需要无关性的基本设计思想。设计者只需要写出设计中所需部件的硬件描述语言代写出设计中所需部件的硬件描述语言代码或者是其它类型的模型，设计工具就码或者是其它类型的模型，设计工具就会根据编写的高层描述生成门级的实现，会根据编写的高层描述生成门级的实现，这就大大减少了设计者以往必须花费在这就大大减少了设计者以往必须花费在设计细节上的时间设计细节上的时间Top-Down的优越性增加了设计的重用性：增加了设计的重用性：在大多数的自顶在大多数的自顶向下设计过程中，对设计的描述都保持向下设计过程中，对设计的描述都保持在一个通用的工艺水平上，它不是为某在

6、一个通用的工艺水平上，它不是为某一厂家的工艺库而特意定制的，也就是一厂家的工艺库而特意定制的，也就是说，设计是与工艺无关的，所以在实现说，设计是与工艺无关的，所以在实现设计时不必使用某一特定厂家的工艺，设计时不必使用某一特定厂家的工艺，这样就极大的提高了设计的可重用性，这样就极大的提高了设计的可重用性，如果需要改变设计所使用的工艺，只需如果需要改变设计所使用的工艺，只需要将设计在相应的工艺库上映设即可。要将设计在相应的工艺库上映设即可。Top-Down的优越性错误的早期发觉：可以带来好处错误的早期发觉：可以带来好处1 1、减少产品开发周期、减少产品开发周期2 2、降低开发成本降低开发成本3、增

7、加设计一次成功通过的可能性、增加设计一次成功通过的可能性电路设计应该采用的方法强调进行系统开发的方式：首先进行系统分析，给出Specification，划分模块，明确模块接口，确定模块内部功能，此时应该编写详细的设计说明文档，之后才是编程，调试。目前国内很难达到这个层次，但一般较大的设计都是多个设计者完成，因此模块划分和确定接口信号是非常重要的，可以极大的减少设计的调试时间。模块尽量以寄存器为边界，这样对于联调和最后的系统集成非常方便。建立合理的设计习惯对于今后的工作的效率会有巨大帮助设计技术的发展CAD：SchematicsEDA：HDLVHDL和和Verilog是影响最广的两种是影响最广的

8、两种HDL。VHDL相相对对于于Veirlog而而言言，它它在在语语法法上上更更严严谨谨一一些些，虽虽然然这这样样也也使使它它失失去去了了一一些些灵灵活活性性和和多多样样性性，但但从从文文档档纪纪录录、综综合合以以及及器器件件和和系系统统级级的的仿仿真真上上讲讲VHDL是一种更好的选择。是一种更好的选择。VHDL语言在在1981年，美国国防部提出了一种新的硬件描述语言，年，美国国防部提出了一种新的硬件描述语言，称之为称之为VHSIC Hardware Description Language，也就，也就是我们现在所说的是我们现在所说的VHDL，它是美国国防部委托，它是美国国防部委托IBM和和T

9、exas Instruments联合开发的联合开发的。19861986年年，VHDL被建议作为被建议作为IEEE标标准，准，经过了多次更经过了多次更改后改后，直到，直到1987年年12月，它才被接纳为月，它才被接纳为IEEE1076IEEE1076标准。标准。该标准经过不断完善和更新，目前的标准为该标准经过不断完善和更新，目前的标准为IEEE1164，它已被绝大多数，它已被绝大多数IC生产厂家和生产厂家和EDA工具工具供应商所接供应商所接受。当前几乎所有的受。当前几乎所有的EDA软软件，象件，象Synopsys、Mentor Graphics、InovaEDA、Cadence等，均支持该标准等

10、，均支持该标准。VHDL语言的特点VHDL是工业标准的文本格式语言是工业标准的文本格式语言VHDL能能同时支持仿真和综合同时支持仿真和综合VHDL是一是一种并发执行的语言种并发执行的语言VHDL支持支持结构化设计和结构化设计和TOP-DOWN设设计方计方法法VHDL的描述与工艺无关的描述与工艺无关支持多风格的描述方法支持多风格的描述方法数字系统描述的Gajski图VHDL描述数字电路的层次采用VHDL语言描述电路时，我们将电路的描述分为行为（Behavioral）和寄存器传输级（Register Transfer Level）和门级描述（Gate Level）三个层次。这样的划分是根据寄存器和

11、组合逻辑的确定性而言的行为级：寄存器和组合逻辑都不明确RTL级：寄存器明确，组合逻辑不明确。门级：寄存器和组合逻辑都明确三种描述层次的比较在目前的实际设计工作中，行为描述和门级描述都很少用到。门级描述投入大量精力描述电路的具体细节，无法体现出高层描述的优点。行为描述的抽象层次太高，综合工具无法很好的理解设计者的意图，综合出的电路距离设计者的实际要求有很大差距，并且目前主流的综合工具都不具有这种功能，目前有一些推出的行为综合器如Synopsys的Behavioral Complier，但用户的反映都不是很良好使用VHDL描述组合逻辑的方法在使在使用用VHDL描描述组合逻辑电路时，根据描述风格的述

12、组合逻辑电路时，根据描述风格的不同，我们将它分为行为级描述、结构流不同，我们将它分为行为级描述、结构流(Data Flow)描述和结构级（描述和结构级（Structural Level）描述。这里的行为）描述。这里的行为级（级（Behavioral Level）描述和前面的行为描述）描述和前面的行为描述（Behavioral）从概念上是有区别的，或者说是行为描）从概念上是有区别的，或者说是行为描述具体在组合逻辑中的定义。行为级描述是指一个组述具体在组合逻辑中的定义。行为级描述是指一个组合逻辑的功能已经明确，但它的具体实现结构没有确合逻辑的功能已经明确，但它的具体实现结构没有确定，但限定使用组合

13、逻辑实现定，但限定使用组合逻辑实现。高层次设计流程一、系统功能分析进进行行系系统统功功能能分分析析的的目目的的是是在在进进行行系系统统设设计计之之前前明明确确系系统统的的需需求求，也也就就是是确确定定系系统统所所要要完完成成的的功功能能、系系统统的的输输入入输输出出、以以及及这这些些输输入入输输出出之之间间的的关关系系等等，并并且且要确定系统的时序要求。要确定系统的时序要求。系系统统功功能能分分析析的的另另外外一一个个目目的的，就就是是系系统统的的模模块块划划分分。在在系系统统分分析析时时，应应根根据据功功能能的的耦耦合合程程度度，将将系系统统划划分分为为不不同同的的功功能能模模块块，每每一一

14、个个功功能能都都映映射射到到一一个个模模块块，同同时时还还需需要要确确定定模模块块之之间间的的相相互互关关系系，这这是是模模块块化化设设计的基本要求。计的基本要求。二、体系结构设计体体系系结结构构设设计计又又是是整整个个系系统统设设计计阶阶段段最最重重要要的的工工作作，它它的的首首要要任任务务就就是是数数据据通通路路和和控控制制通通路路的的设设计计。在在数数字字系系统统的的设设计计中中，系系统统的的控控制制是是建建立立在在数数据据通通路路的的基基础础之之上上的的，不不同同的的数数据据通通路路对对应应了了不不同同的的控控制制通通路路。数数据据通通路路的的设设计计包包括括被被处处理理数数据据的的类

15、类型型分分析析、处处理理单单元元的的划划分分、以以及及处处理理单单元元之之间间的的关关联联程程度度等等。控控制制通通路路是是数数据据通通路路上上数数据据传传输输的的控控制制单单元元，用用于于协协调调数数据据处处理理单单元元之之间间的的关关系系，控控制制通通路路的的设设计计主主要要包包括括数数据据的调度、数据的处理算法和正确的时序安排等。的调度、数据的处理算法和正确的时序安排等。数数据据通通路路和和控控制制通通路路的的设设计计并并不不是是截截然然分分开开的的，有有时时在在确确定定好好数数据据通通路路后后，由由于于时时序序或或数数据据的的调调度度等等问问题题，而而不不得得不不重重新新修修改改数数据

16、据通通路路。所所以以数数据据通通路路与与控控制制通通路的设计往往要经过许多次反复才能达到最优的效果路的设计往往要经过许多次反复才能达到最优的效果三、系统描述谓系统描述也就是使谓系统描述也就是使用用VHDL语言对语言对系统进行系统进行编码。在进行大型软件的开发时，编码相对于编码。在进行大型软件的开发时，编码相对于前面所进行的系统划分工作相比就显得不是那前面所进行的系统划分工作相比就显得不是那么重要，但在使用硬件描述语言进行数字电路么重要，但在使用硬件描述语言进行数字电路描述时，情况则完全不同，因为语言的描述直描述时，情况则完全不同，因为语言的描述直接决定着电路的性能，不好的编码将无法反映接决定着

17、电路的性能，不好的编码将无法反映所确定的体系结构，可能导致前面所做的工作所确定的体系结构，可能导致前面所做的工作完全浪完全浪四、系统功能仿真系系统统的的功功能能仿仿真真（Functional Simulation）是是用用来来验验证证设设计计者者所所编编写写的的VHDL代代码码是是否否完完成成了了预预定定的的功功能能。几几乎乎所所有有的的高高层层设设计计软软件件都都支支持持语语言言级级的的系系统统仿仿真真，这这样样在在系系统统综综合合前前就就可可以以通通过过系系统统功功能能仿仿真真来来验验证证所所设计系统的功能正确与否。设计系统的功能正确与否。在在语语言言级级系系统统仿仿真真时时，要要求求设设

18、计计者者使使用用VHDL语语言言所所提提供供的的丰丰富富的的仿仿真真语语句句来来编编写写系系统统的的测测试试基基准准程程序序（Testbench）。测测试试基基准准程程序序在在高高层层次次设设计计中中占占有有非非常常重重要要的的地地位位，不不仅仅在在系系统统功功能能仿仿真真时时被被用用来来作作为为功功能能验验证证的的基基准准，而而且且在在门门级级仿仿真真与与后后时时序序仿仿真真都都要要以以此为基准。此为基准。综合优化阶段综综合合器器对对系系统统的的综综合合优优化化主主要要分分为为两两步步：第第一一步步是是将将硬硬件件描描述述语语言言翻翻译译成成门门电电路路，第第二二步步是是对对产产生生的的电电

19、路路进进行行优优化化。主主要要工工作作是是在在第第二二步步进进行行的的，判判断断一一个个综综合器性能的标准也是基于这一方面的。合器性能的标准也是基于这一方面的。系系统统优优化化的的目目的的就就是是花花费费最最小小的的硬硬件件资资源源满满足足最最大大的的时时序序要要求求，所所以以系系统统优优化化就就是是在在系系统统的的速速度度（Speed）和和面面积积（Area）之之间间找找到到一一个个最最佳佳方方案案（Trade-off）。系系统统优优化化的的关关键键在在于于系系统统约约束束条条件件（Constraints）的的设设定定，施施加加到到系系统统的的约约束束条条件件将将使使综综合合器器对对系系统统

20、的的优优化按照设计者所期望的目标进行。化按照设计者所期望的目标进行。系统实现如果系统综合优化的结果满足设计者的如果系统综合优化的结果满足设计者的要求，就可以进行系统实现的工作。在要求，就可以进行系统实现的工作。在一般的一般的ASIC设计中，设计者应该将综合设计中，设计者应该将综合后电路的网表（后电路的网表（Netlist）文件和设计的时）文件和设计的时序要求，交给序要求，交给IC生产厂家进行下一步的生产厂家进行下一步的工作。这是国内一般的做法，专业的微工作。这是国内一般的做法，专业的微电子公司将会参与更多的后面的电子公司将会参与更多的后面的layoutlayout的工作。的工作。设计风格描述设

21、计描述的风格直接控制着设计描述的风格直接控制着EDA工具综工具综合的结果。描述同一功能的两段合的结果。描述同一功能的两段RTL描描述能产生出时序和面积上完全不同的电述能产生出时序和面积上完全不同的电路，好的描述方式就是易于被综合器识路，好的描述方式就是易于被综合器识别并可以被综合出设计者期望的电路，别并可以被综合出设计者期望的电路，电路的质量取决于工程师使用的描述风电路的质量取决于工程师使用的描述风格和综合工具的能力。我将会在外面介格和综合工具的能力。我将会在外面介绍。绍。我个人对高层次设计方法的理解硬件描述语言-schematic（netlist）-版图 综合工具 布局布线工具高级语言-汇编

22、语言-机器语言 高级语言编译器 机器语言编译器（assembler）目前国内还有很多人不认同采用HDL的高层次设计方法，其实就是不能理解综合工具的作用，但映射到不认同C编译器或BASIC编译器的作用确是荒谬的。我认为高层次设计方法实际就是牺牲描述精确度来换取描述效率，在某些具体应用中是不适用的，比如最先进的处理器研究。但对于通常应用背景的数字系统来说Time to Market是非常重要的，高层次设计方法可以极大的提高设计的效率。随着综合工具性能的不断提高，高层设计方法的应用范围会越来越广。VHDL语言基础设计实体和结构体的概念VHDL把一个电路模块看作一个单元，对任何一个单把一个电路模块看作

23、一个单元，对任何一个单元的描述包括接口描述和内部特性描述两个部分。接元的描述包括接口描述和内部特性描述两个部分。接口描述称为设计实体口描述称为设计实体(entity)，它提供该单元的公共，它提供该单元的公共信息，如名称、端口等；内部特性描述称为结构体信息，如名称、端口等；内部特性描述称为结构体(architecture)，它定义单元的内部操作特性。，它定义单元的内部操作特性。一个结构体可以对应多个实体，结构体和实体的绑定一个结构体可以对应多个实体，结构体和实体的绑定关系称为配置（关系称为配置（configuration）。）。一个电路单元只能有一个一个电路单元只能有一个entity，下面是一个

24、最简单的，下面是一个最简单的例子，描述的电路是一个半加器例子，描述的电路是一个半加器一个半加器的VHDL描述entity halfadder is port(a,b:in bit;sum,carry:out bit);end halfadder;architecture behavior of halfadder is beginprocess(a,b)beginif(a=1 and b=1)then carry=1;else carry=0;end if;if(a/=b)then sum=1;else sum=0;end if;end process;end behavior;Entity的

25、描述entity 实体名实体名 is 类属参数说明类属参数说明 端口说明端口说明end 实体名；实体名；entity mux isgeneric(m:time:=1ns);port(d0,d1,sel:in bit;q:out bit);end mux;端口的方向in（输入）、（输入）、out（输出，结构体内部不（输出，结构体内部不能再使用）、能再使用）、inout（输入输出双向）、（输入输出双向）、buffer（输出，结构体内可再使用）（输出，结构体内可再使用）不提倡使用不提倡使用buffer型，可以在内部在起一型，可以在内部在起一个名字）个名字）结构体的框架architecture 结构体

26、名结构体名 of 实体名实体名 is定义语句定义语句begin 并行处理语句并行处理语句end 结构体名；结构体名；定定义义语语句句位位于于architecture和和begin之之间间，用用于于对对结结构构体体内内部部所所使使用用的的信信号号、常常数数、数数据据类类型型、函函数数等等进进行行定定义义。信信号号定定义义和和端端口口说说明明一一样样，应应有有信信号号名名和和数数据据类类型型，因因它它是是内内部部使使用用，不不需需要要有有方方向向的的说明。说明。并并行行处处理理语语句句处处于于语语句句begin和和end之之间间，具具体体描描述述了了结结构构体体的的行行为为及及其其连连接接关关系系

27、。在在结结构构体体中中的的语语句句都都是是可可以以并并行行执执行行的的，语语句句的的执执行顺序不以书写的语句顺序为执行顺序。行顺序不以书写的语句顺序为执行顺序。Entity和architecture 总结一个单元只有一个设计实体，而结构体一个单元只有一个设计实体，而结构体的个数可以不限。也就是说，一个设计的个数可以不限。也就是说，一个设计实体可以对应于多个结构体。这种方式实体可以对应于多个结构体。这种方式的意义在于：每个结构体代表该电路的的意义在于：每个结构体代表该电路的某一方面的特性（如行为特性、结构特某一方面的特性（如行为特性、结构特性等），而且，即使是同一特性的描述，性等），而且，即使是

28、同一特性的描述，也可以有不同的抽象层次。也可以有不同的抽象层次。在一个单元中引用另外一个单元architecture structure of fulladder issignal ts:bit;signal tc1,tc2:bit;component halfadderport(a,b:in bit;sum,carry:out bit);end component;beginU0:halfadder port map(a,b,ts,tc1);U1:halfadder port map(ts,cin,sum,tc2)end structure;设计库库库(library)是是经经过过编编译译后

29、后的的数数据据的的集集合合，它它存存放放程程序序包定义、设计实体定义、结构体定义和配置定义。包定义、设计实体定义、结构体定义和配置定义。在在VHDL中中，库库的的说说明明总总是是放放在在设设计计单单元元的的最最前前面面，如：如：library IEEE;use IEEE.std_logic_1164.all;这样，在设计单元内就可以使用库中的数据。这样，在设计单元内就可以使用库中的数据。在在VHDL中中，可可以以存存在在多多个个不不同同的的库库，但但是是库库与与库库之之间间是是独独立立的的，不不能能互互相相嵌嵌套套。当当前前在在VHDL中中存存在在的的库库大大致致包包括括：标标准准库库、工工艺

30、艺库库、用用户户自自定定义义的的库库和和WORK库库。其其中中，WORK库库是是现现行行工工作作库库，设设计计者者描描述述的的VHDL不不需需要要任任何何说说明明，都都可可以以存存放放在在WORK库库中中，而且对，而且对WORK库的使用不需要任何说明。库的使用不需要任何说明。常用的数据类型在设计可综合电路是常用的类型在设计可综合电路是常用的类型 整形（一般只在作下标时用，内部）整形（一般只在作下标时用，内部）std_logic,std_logic_vector(9值逻辑），端口都用值逻辑），端口都用这两种类型这两种类型类型之间的转化类型之间的转化 首先说明首先说明IEEE.std_logic_

31、unsigned库库 conv_integer(),conv_std_logic_vector(integer,n)Std_logic和std_logic_vectorStd_logic信号用单引号信号用单引号,比如比如a=1;std_logic_vector用双引号用双引号,比如比如a=“111”;对于所有对于所有bit都相同的都相同的std_logic_vector,可可以使用以使用1)来赋值来赋值使用使用&可以将位数较短的可以将位数较短的std_logic_vector型组合为数位较长的型组合为数位较长的std_logic_vector型型九值逻辑1-force 1 0-force 0X

32、-Force UnknownZ-High ImpedanceU-UninitializedW-Weak unknownH-Weak 1L-Weak 0-dont care在可综合电路中设计中需要的:1,0,Z,X,-Z用来描述三态X用来赋不可能出现的缺省值-用来赋无关值,利于优化U在仿真中会遇到,没有初始化,在功能仿真中按照else来计算,在后仿真中则会传递,导致错误常用的运算符逻辑运算符逻辑运算符 not、and、or、nand、nor、xor算术运算符算术运算符 +和和-,其它运算符其它运算符，/，*，mod对于一般的可综合电对于一般的可综合电路来讲，都不使用，因为它们的算法都比较复杂，综

33、路来讲，都不使用，因为它们的算法都比较复杂，综合器综合的效果不好，需要是用户自己设计算法，比合器综合的效果不好，需要是用户自己设计算法，比如采用如采用booth算法实现乘法算法实现乘法连接运算符连接运算符&，比较常用，比较常用关系运算符关系运算符=、/=、=都非常常用都非常常用赋值运算符赋值运算符=,:=逻辑运算And or nand xor nor not操作数必须类型和长度都相同操作数必须类型和长度都相同注意使用括号注意使用括号 c=a and b and c c=(a and b)and c-?一样一样不一定一样关系运算符,=只要是同一类型只要是同一类型,长度不同可以比较在长度不同可以比

34、较在synopsys中是可以的中是可以的,比如比如“11111”“1100”这是因为定义了这是因为定义了IEEE.std_logic_unsigned库库Std_logic_unsigned库function=(L:STD_LOGIC_VECTOR;R:STD_LOGIC_VECTOR)return BOOLEAN;function=(L:STD_LOGIC_VECTOR;R:STD_LOGIC_VECTOR)return BOOLEAN;function=(L:STD_LOGIC_VECTOR;R:INTEGER)return BOOLEAN;function=(L:STD_LOGIC_VE

35、CTOR;R:INTEGER)return BOOLEAN;function=(L:INTEGER;R:STD_LOGIC_VECTOR)return BOOLEAN;function(L:STD_LOGIC_VECTOR;R:STD_LOGIC_VECTOR)return BOOLEAN;function(L:STD_LOGIC_VECTOR;R:STD_LOGIC_VECTOR)return BOOLEAN;function(L:STD_LOGIC_VECTOR;R:INTEGER)return BOOLEAN;function(L:STD_LOGIC_VECTOR;R:INTEGER)r

36、eturn BOOLEAN;function(L:INTEGER;R:STD_LOGIC_VECTOR)return BOOLEAN;function(L:INTEGER;R:STD_LOGIC_VECTOR)return BOOLEAN;function=(L:STD_LOGIC_VECTOR;R:STD_LOGIC_VECTOR)return BOOLEAN;function=(L:STD_LOGIC_VECTOR;R:STD_LOGIC_VECTOR)return BOOLEAN;function=(L:STD_LOGIC_VECTOR;R:INTEGER)return BOOLEAN;

37、function=(L:STD_LOGIC_VECTOR;R:INTEGER)return BOOLEAN;function=(L:INTEGER;R:STD_LOGIC_VECTOR)return BOOLEAN;function=(L:INTEGER;R:STD_LOGIC_VECTOR)return BOOLEAN;function=(L:STD_LOGIC_VECTOR;R:STD_LOGIC_VECTOR)return BOOLEAN;function=(L:STD_LOGIC_VECTOR;R:STD_LOGIC_VECTOR)return BOOLEAN;function=(L:

38、STD_LOGIC_VECTOR;R:INTEGER)return BOOLEAN;function=(L:STD_LOGIC_VECTOR;R:INTEGER)return BOOLEAN;function=(L:INTEGER;R:STD_LOGIC_VECTOR)return BOOLEAN;function=(L:INTEGER;R:STD_LOGIC_VECTOR)return BOOLEAN;加法运算最常见的加一计数器可以写成最常见的加一计数器可以写成:A=A+1这是因为在这是因为在unsigned 中定义了中定义了function+(L:STD_LOGIC_VECTOR;R:ST

39、D_LOGIC_VECTOR)return STD_LOGIC_VECTOR;function+(L:STD_LOGIC_VECTOR;R:STD_LOGIC_VECTOR)return STD_LOGIC_VECTOR;function+(L:STD_LOGIC_VECTOR;R:INTEGER)return STD_LOGIC_VECTOR;function+(L:STD_LOGIC_VECTOR;R:INTEGER)return STD_LOGIC_VECTOR;function+(L:INTEGER;R:STD_LOGIC_VECTOR)return STD_LOGIC_VECTOR;

40、function+(L:INTEGER;R:STD_LOGIC_VECTOR)return STD_LOGIC_VECTOR;function+(L:STD_LOGIC_VECTOR;R:STD_LOGIC)return STD_LOGIC_VECTOR;function+(L:STD_LOGIC_VECTOR;R:STD_LOGIC)return STD_LOGIC_VECTOR;function+(L:STD_LOGIC;R:STD_LOGIC_VECTOR)return STD_LOGIC_VECTOR;function+(L:STD_LOGIC;R:STD_LOGIC_VECTOR)r

41、eturn STD_LOGIC_VECTOR;引用库文件这个预先定义的包文件这个预先定义的包文件std_logic_unsigned.vhd被被已经被预先编译的已经被预先编译的IEEE库中库中,因此设计者在使用上因此设计者在使用上面的操作时面的操作时,需要使用需要使用IEEE.std_logic_unsigned.all;否则编译时就会出错否则编译时就会出错.用户可以自己包文件用户可以自己包文件,编译到指定库中编译到指定库中,并在源文并在源文件中引用这个包文件件中引用这个包文件进程process一个进程就相当于一个并行的语句，它一个进程就相当于一个并行的语句，它的内部时串行的的内部时串行的进程

42、名进程名：process(进程敏感信号列表进程敏感信号列表)begin顺序描述语句；顺序描述语句；end processprocess语语 句句 从从 process开开 始始，到到 end process结束，进程名可以省略。结束，进程名可以省略。Process的例子mux2:process(a,b,s)beginif(s=0)then f=a;else f=b;end if;end process;进进程程的的所所有有输输入入信信号号应应该该放放在在敏敏感感表表内内，否则会造成前后仿真不符否则会造成前后仿真不符信号和变量信号在电路模块之间传递信息，信号在电路模块之间传递信息，signal用

43、用在模块内部，具体表现在变量在在模块内部，具体表现在变量在entity的的端口和端口和architecture内说明，内说明，variable在在process内部说明，无法传递到内部说明，无法传递到process外外面面赋给变量的值则立即成为当前值，而赋赋给变量的值则立即成为当前值，而赋给信号的值必须在进程结束后才能成为给信号的值必须在进程结束后才能成为当前值。当前值。顺序语句Waitif；caseloop对于一般的可综合电路描述，这四种顺对于一般的可综合电路描述，这四种顺序语句已经足够了序语句已经足够了Wait 语句Wait until clkevent and clk=1 then 用来

44、描述寄存器用来描述寄存器在在testbench中描述延迟时可以使用中描述延迟时可以使用wait for xxx ns；敏感表相当于一个敏感表相当于一个wait on语句语句进程的启动 process(a,b,s)beginif(s=0)then f=a;else f=b;end if;-wait on a,b,s进程在这个地方挂起进程在这个地方挂起end process;IF语句 IF condition1 THEN sequence_of_statements1ELSIF ELSIF condition2 THENTHEN sequence_of_statements2 ELSEELSE s

45、equence_of_statements3 END IF END IF；其中括号内为可选部分，它表示当条件其中括号内为可选部分，它表示当条件1 1成立时，执行成立时，执行顺序语句序列顺序语句序列1 1；当条件；当条件2 2成立时，执行顺序语句序列成立时，执行顺序语句序列2 2；否则执行顺序语句序列；否则执行顺序语句序列3 3。ELSEIFELSEIF付句可以重复，但付句可以重复，但ELSEELSE付句只能有一条。付句只能有一条。IF语句注意如果注意如果if引导引导event代表时钟，此时不能代表时钟，此时不能有有else复句复句用户组合逻辑的用户组合逻辑的if，如果没有，如果没有else付句

46、，一付句，一定要在定要在IF语句前面有缺省赋值，否则会造语句前面有缺省赋值，否则会造成不需要的成不需要的latchIF语句IFIF语句对应的电路就是多选电路语句对应的电路就是多选电路,比如比如 if select=1 then if select=1 then output=a;output=a;else else output=b;output WHEN choices1=sequence_of_statements1;sequence_of_statements1;WHEN choices2=WHEN choices2=sequence_of_statements1;sequence_of

47、_statements1;END CASE END CASE 其中条件有如下四种表达方法：其中条件有如下四种表达方法：WHENWHEN 值值=WHENWHEN 值值值值值值=WHEN WHEN 值值 TOTO 值值=WHENWHEN othersothers=选选择择项项必必须须覆覆盖盖表表达达式式所所有有选选项项，不不足足时时其其它它选选项项包包括括在在others项项中。中。Case语句Case语句对应的是无优先级的多选语句对应的是无优先级的多选如果在如果在case中给多个信号赋值一定要在前中给多个信号赋值一定要在前面有缺省赋值面有缺省赋值.大家看下面的程序有什么问题大家看下面的程序有什么

48、问题?Case语句Process(decoder_in)beginCASE decoder_in IS WHEN “000”=decoder_out decoder_out decoder_out decoder_out decoder_out decoder_out decoder_out decoder_out decoder_outX);Loop语句FOR identifier IN discrete_range LOOP sequence_of_statemetns END LOOP；LOOP语语句句适适用用于于描描述述有有重重复复操操作作，或或模模块块需需要要很很强强的的迭迭代代能能

49、力力时时使使用用。如如下下电电路路完完成成对对输输入入的的8位位向量的翻转，即信号的高位与低位对调：向量的翻转，即信号的高位与低位对调：FOR i IN 0 TO 7 LOOP output_vector（i）=input_vector（7-i）；）；END LOOP；loop语句上述程序中上述程序中i为循环变量，在为循环变量，在VHDL中不中不允许任何对循环变量的赋值，也就是说允许任何对循环变量的赋值，也就是说不允许在任何函数返回值中存在循环变不允许在任何函数返回值中存在循环变量，或在任何过程的输出与双向参量中量，或在任何过程的输出与双向参量中存在循环变量。并且循环变量不用显式存在循环变量。

50、并且循环变量不用显式说明，它的作用域仅存在于循环语句内说明，它的作用域仅存在于循环语句内部，因此不允许在循环语句内部存在于部，因此不允许在循环语句内部存在于循环变量同名的变量或信号循环变量同名的变量或信号进制B(binary)O(octal)X(Hexadecimal)通常情况下我们都用二进制通常情况下我们都用二进制对于位宽为对于位宽为4n的用的用16进制极为方便进制极为方便,在在VHDL的语言规定中的语言规定中,可以使用可以使用=X”0F”赋值赋值,但但synopsys到到9910才支持才支持,如果工具如果工具不支持只能使用不支持只能使用2进制进制.理解并行的概念在在architecture