FPGA教学教材-QuartusII学习入门指南.doc

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1、-_第一讲：第一讲：QUARTUSQUARTUS IIII 安装及工程建立安装及工程建立 .11. 1QUARTUSII 安装.11.1.1QuartusII 安装文件夹内容.11.1.2QuartusII 安装步骤.21.1.3QuartusII 破解步骤.31. 2 工程建立.7第二讲：第二讲：VERILOGVERILOG HDLHDL 语言的应用与仿真语言的应用与仿真 .142.1 分频器原理说明.142.2 编写 VERILOG HDL 程序.142.3 程序仿真.24第三讲：原理图方式编程及第三讲：原理图方式编程及第三讲：原理图方式编程及第三讲：原理图方式编程及 IPIPIPIP 核

2、调用核调用核调用核调用 .35第四讲：程序下载第四讲：程序下载第四讲：程序下载第四讲：程序下载 .614.1 引脚配置.61FPGA 教程Quartus II 入门指南第一讲：第一讲：第一讲：QuartusQuartusQuartus IIIIII 安装及工程建立。安装及工程建立。安装及工程建立。第二讲：第二讲：第二讲：VerilogVerilogVerilog HDLHDLHDL 语言的运用及仿真。语言的运用及仿真。语言的运用及仿真。第三讲：原理图方式编程及第三讲：原理图方式编程及第三讲：原理图方式编程及 IPIPIP 核调用。核调用。核调用。第四讲：程序下载。第四讲：程序下载。第四讲：程序

3、下载。第一讲：Quartus II 安装及工程建立1. 1QuartusII 安装本指南的 QuartusII 版本是 QuartusII 7.2。1.1.1QuartusII 安装文件夹内容从网上下载或是从其它地方考贝来的 QuartusII7.2 文件夹内包含两个文件：72_quartus_windows.exe 和压缩文件 Crack_QII72，如图 1-1 所示。-_图 1-1 QuartusII 安装文件夹包含文件1.1.2QuartusII 安装步骤（1）双击 72_quartus_windows.exe 文件，出现 QuartusII7.2 对话框，如图 1-2。图 1-2 Q

4、uartusII7.2 对话框（2）点击 Install 按钮，开始安装，等待完成出现 Quartus II 7.2 Setup 安装对话框，如图 1-3，点击 Next，对话框变为图 1-4 所示，选择同意选项，点击Next，直到出现图 1-5，单击 Finish 完成安装。图 1-3 Quartus II 7.2 Setup 安装对话框-_图 1-4 Quartus II 7.2 Setup 安装对话框图 1-5 Quartus II 7.2 Setup 安装对话框1.1.3QuartusII 破解步骤（1）解压文件 Crack_QII72，出现四个文件 license.DAT，Quart

5、us_II_7.2_b151破解器.exe，sys_cpt.dll，读我.txt，如图 1-6 所示，其中读我.txt 文件有破解说明。图 1-6 Crack_QII72 文件夹包含文件（2）双击 Quartus_II_7.2_b151 破解器.exe 打开 Quartus_II_7.2_b151 破解器，如图 1-7 所示。-_图 1-7 Quartus_II_7.2_b151 破解器（3）点击浏览按钮在路径 C:altera72quartusbin 找到 sys_cpt.dll 文件，单击应用按钮，完成修补。图 1-8 Quartus_II_7.2_b151 破解器（4）双击桌面 Quar

6、tus II 7.2(32-Bit)快捷菜单，打开 Quartus II 7.2 软件， 如图 1-9。-_图 1-9 Quartus II 软件界面（5）如图 1-10 所示，点击菜单 Tools-License Setup，出现图 1-11 所示的 Options 对话框。图 1-10 点击 License Setup 选项-_图 1-11 Options 对话框（6）复制 Network Interface Card(NIC)ID 选项内的数值，获取网卡 IP。（7）打开 License.txt 文件，将复制的内容代替 HOSTID 的内容（共三处） ，并保存，关闭文件，如图 1-12

7、所示。图 1-12 license.txt 文件内更新 HOSTID（8）复制更新好的license.txt 文件到C:altera72 路径下。（9）在步骤（5）的 Options 对话框中，点击浏览，找到 license.txt 文件，如图 1-13 所示。网卡 IP-_图 1-13 更新 license.txt 文件1. 2 工程建立（1）双击桌面 Quartus II 7.2(32-Bit)快捷菜单，打开 Quartus II 7.2 软件， 如图 1-14。图 1-14 Quartus II 软件界面（2）点击菜单 File-New Project Wizard 打开工程向导，如图

8、1-15，出现图1-16 的工程向导。找到license.txt 文件点击 ok 完成破解-_图 1-15 打开 Quartus II 新建工程向导图 1-16 Quartus II 工程向导介绍（3）点击 Next，出现图 1-17 所示的工程向导，选择工程路径，则工程名和顶层文件名自动出现，在此将工程名和顶层文件名可的 Lab0-删除，如图 1-18 所示。-_图 1-17 Quartus II 工程向导工程路径，工程名和工程顶层文件名图 1-18 修改后 Quartus II 工程向导工程路径，工程名和工程顶层文件名（4）点击 Next，出现图 1-19 所示的工程向导，可增加已有文件，

9、在此保持默工程路径工程名顶层文件名工程路径工程名顶层文件名-_认，不进行操作。图 1-19 Quartus II 工程向导增加文件（5）点击 Next，出现图 1-20 所示的工程向导，设置器件，这与所使用的 FPGA有关，在此使用的是 Cyclone II 系列的 EP1C6Q240C8。-_图 1-20 Quartus II 工程向导器件设置（6）点击 Next，出现图 1-21 所示的工程向导，EDA 工具设置，可以加入第三方 EDA 工具，在此保持默认。选择与硬 件匹配的 器件-_图 1-21 Quartus II 工程向导EDA 工具设置（7）点击 Next，出现图 1-22 所示的

10、工程向导，总结前面所做的选择。图 1-22 Quartus II 工程向导总结（8）点击 Finish，完成工程新建向导，可观察到工程文件夹中包含工程相关文件，如图 1-23 所示，只要双击工程文件，即可打开已有工程，工程窗口如图 1-24 所示。-_图 1-23 工程相关文件图 1-24 工程窗口资源管理栏编译状态显示工程栏信息显示窗-_第二讲：Verilog HDL 语言的应用与仿真2.1 分频器原理说明本讲和第三讲的内容都是实现一个分频器，系统时钟为 50MHz（即 20ns） ，通过分频产生一个频率为 10KHz（100us）的方波信号，其中参数可变，易于产生不同频率的方波信号。实现原

11、理，计数器 counter 在系统时钟作用下，每一个系统时钟上升沿counter 加 1，直到 2499(100us/2/20ns-1=2499)，分频 dividers_out 信号翻转，并且复位计数器 counter，其原理如图 2-1 所示。0+1.系系统统时时钟钟clk计计数数器器counter分分频频信信号号 dividers_out翻翻转转：由由0变变为为 1或或由由1变变为为0Tclk=20nsTdividers_out/2=50us+1249902499.0翻翻转转：由由0变变为为 1或或由由1变变为为0图 2-1 分频器原理本讲用 Verilog HDL 语言形式实现分频器，

12、下一讲用原理图方式实现分频器，通过这两讲，可以比较两种不同的编程方法。下面讲述 Verilog HDL 语言形式实现分频器。2.2 编写 Verilog HDL 程序（1） 接上讲，双击工程文件，打开工程，如图 2-2 所示。-_图 2-2 dividers 工程（2）新建*.bdf 文件,作为顶层文件，文件名一定要和工程名相同。其步骤如图 2-3 所示，点击 File-New打开 new 窗口，选择 Block Diagram/Schematic File,如图 2-4 所示,新建好的*.bdf 文件如图 2-5 所示。图 2-3 新建菜单点 File 菜单点New菜单-_图 2-3 新建窗

13、口图 2-5 *.bdf 文件在新建窗口选择Block Diagram/Schematic FileBlock Diagram/Schematic File 文件-_（3）保存*.bdf 文件。在*.bdf 文件里画一导线，再删除（使文件可以保存） ，点击保存，文件名与工程名相同，如图 2-6 与图 2-7 所示，最后结果如图 2-8所示。图 2-6 在*.bdf 文件中画线并删除选择 画线按住左键 画线按 Delete 键删除线点击保存 按钮-_图 2-7 另存为对话框图 2-8 保存后的 dividers.bdf 文件顶层文件名 与工程名一致点击保存按 钮文件名改变-_(4)新建 Veri

14、log HDL 文件。步骤如图 2-9，2-10 所示。图 2-9 点击新建菜单图 2-10 新建窗口选择 Verilog HDL File（5）在 Verilog HDL 文件中编写程序，并保存文件。步骤如图 2-11，2-12 所示。点 File 菜单点New菜单在新建窗口选择Verilog HDL File 文件-_图 2-11 编写 Verilog HDL 程序图 2-12 保存 Verilog HDL 程序编写文件点击保存按钮文件名要与模 块名一致点击保存按钮-_（6）将 Verilog HDL 文件生成符号文件*.bsf，以供在*.bdf 文件中调用。其步骤如图 2-13 所示。图

15、 2-13 生成*.bsf 文件步骤。（7）生成*.bdf 文件的过程中，对此 Verilog HDL 文件进行初步编译，如果出错，则修改，直到编译通过才产生*.bdf 文件文件，如图 2-14 所示。图 2-14 dividers_v.bsf 文件（8）在顶层文件 dividers.bdf 文件中添加 dividers_v.bsf 文件，其步骤如图2-15，2-16，2-17 所示。点 File 菜 单单击单击dividers_v.bsf 文件-_图 2-15 打开 dividers.bdf 文件图 2-16 Symbol 对话框双击打开 dividers.bdf 文件双击 dividers

16、.bdf 文件空白 处，在出现的符号窗口中，选择 dividers_v，出现符号形状， 回车本工程内符号安装程序时的符 号，即 IP 核-_图 2-17 添加后 dividers_v.bsf 文件如果的工程窗口（9）给符号添加引脚。步骤为右击符号，选择 Generate Pins for Symbol Ports 选项，如图 2-18，添加后结果 2-19 所示。放置符号右击符号单击-_2-18 添加引脚步骤图 2-19 添加引脚后结果(10)编译程序。单击按钮编译程序，信息栏显示编译结果，直到把所有错误去掉。2.3 程序仿真程序编译好后，可以通过仿真，观察波形，是否满足要求。下面讲述程序仿真

17、。（1）新建波形文件。其步骤如图 2-20，2-21.2-22 所示。添加的引脚自动命名-_图 2-20 单击新建菜单图 2-21 选择波形文件点击 File 点击 New点击 Other File选择波形文件点击 ok-_图 2-22 波形文件形式（2）波形文件中插入引脚。如图 2-23，2-24，2-25，2-26，2-27，2-28 所示。波形文件引脚区配置区-_图 2-23 插入引脚菜单图 2-24 插入引脚对话框右键插入针和总线插入单击 Node Finder-_图 2-25 引脚查找对话框图 2-26 引脚查找对话框选择 all单击 List点此，将 所有引脚插 入第步后出 现所有

18、引脚第步后插 入所有引脚点击 OK-_图 2-27 引脚插入对话框图 2-28 引脚插入（3） 设置输入引脚。步骤如图 2-29，2-30，2-31 所示。点击 OK引脚插入-_图 2-29 设置输入引脚图 2-30 时钟对话框选中引脚点击时钟设置时钟-_图 2-31 设置好时钟（4）设置结束时间。由于分频信号的周期是 100us，为了能看全整个波形信号，在此设置结束时间为 220us。步骤如图 2-32 所示。设置好的时钟-_图 2-32 设置结束时间单击 Edit单击 End Time更改 End Time单击 OK-_图 2-33 结束时间对话框（5）保存波形文件。单击保存按钮，在另存为

19、对话框中，输入下工程名一致的文件名，如图 2-34 所示。图 2-34 保存波形文件（6）仿真程序。点击仿真按钮，开始仿真，仿真成功显示成功对话框，如图 2-35 所示。图 2-35 仿真成功对话框（7）观察仿真结果。本程序产生的波形为 10KHz（100us） ，结果如图 2-36 所示。和工程名一致-_图 2-36 仿真结果单击缩放按钮左键放大，右键缩 小双击可产生游标，用于测量-_第三讲：原理图方式编程及第三讲：原理图方式编程及第三讲：原理图方式编程及 IPIPIP 核调用核调用核调用本讲讲述用原理图的方式实现第二讲的内容。需要一个计数器、一个比较器、一个常数，其步骤如下。（1）接上讲，

20、双击工程文件，打开工程，如图 3-1 所示。图 3-1 dividers 工程（2）新建 *.bdf 文件。原理图方式编程都是在*.bdf 文件上操作。新建*.bdf过程如图 3-2，3-3，3-43-17 所示。-_图 3-2 新建菜单图 3-3 新建对话框点击 File点击 New选择 Block Diagram/Schematic File点击 OK-_图 3-3 新建好的*.bdf 文件（3）增加一计数器 IP 核。此计数器 32 位，具有复位功能。其步骤如图 3-4,3-5 所示。新建好的 *.bdf 文件-_图 3-4 *.bdf 文件图 3-5 符号对话框双击空白处选择 arit

21、hmetic第步后出现-_图 3-6 符号对话框图 3-7 lpm_counter 管理器拉动滚动 条选择 lpm_counter第步后 出现双击 lpm_counter第步后 出现 选择 Verilog HDL-_图 3-8 lpm_counter 管理器图 3-9 lpm_counter 管理器点击 Next修改名称修改位数 Next单击 Next-_图 3-10 lpm_counter 管理器图 3-11 lpm_counter 管理器单击 Next选择 Clear 复位单击 Next-_图 3-12 lpm_counter 管理器图 3-13 lpm_counter 管理器单击 Nex

22、t单击 Finish-_图 3-14 *.bdf 文件图 3-15 保存*.bdf 文件第步后跟 随鼠标出现单击空白处第步后跟 随鼠标出现单击保存-_图 3-16 另存为对话框图 3-17 保存后 dividers_bdf 文件（3）添加比较器 IP 核。其步骤如图 3-18,3-192-30 所示。更改文件名点击保存保存后文件-_图 3-18 双击 dividers_bdf.bdf 文件图 3-19 符号对话框双击空白处点击向导-_图 3-20 向导管理器图 3-21 向导管理器-点击 Next选择 Verilog HDL选择 LPM_COMPARE添加文件名称点击 Next-_图 3-22

23、 向导管理器图 3-23 向导管理器修改位数单击 Next选择大于 等于单击 Next-_图 3-24 向导管理器图 3-25 向导管理器单击 Next单击 Next-_图 3-26 向导管理器图 3-27 符号对话框单击 Finish出现符号-_图 3-28 符号对话框图 3-29 dividers_bdf.bdf 文件选择符号后回车单击空白处出现符号-_图 3-30 dividers_bdf.bdf 文件（3）添加常数 IP 核。其步骤如图 3-31，3-323-38 所示。图 3-31 从菜单进入 IP 核向导出现符号单击 Tool单击 MegaWizard Plug-In Manage

24、r-_图 3-32 向导管理器图 3-33 向导管理器单击 Next选择 Verilog HDL单击 Next添加名称选择LPM_CONSTANT-_图 3-34 向导管理器图 3-35 向导管理器修改位数修改参数单击 Next单击 Next-_图 3-36 向导管理器图 3-37 符号对话框单击 Next选择对应符号，回车-_图 3-38 dividers_bdf.bdf 文件（4） 建 Verilog HDL 文件，文件名 fanzhuan。功能为使能上升沿时，信号反转，程序如图 3-39 所示，编程过程参考第二讲 2.2 节步骤（4） （5）（6）相关内容。图 3-39 反转模块程序内容

25、（5）布局与连线。将四个模块lpm_counter_dividers、lpm_compare_dividers、lpm_constant_dividers、fa单击后出现-_nzhuan 布局好，并连线，添加输入输出引脚，最终如图 3-40 所示。图 3-40 divides_bdf.bdf 文件（6）给 divides_bdf.bdf 产生符号文件。步骤如图 3-41 所示。单击 File单击单击-_图 3-41 给当前文件创建符号文件菜单（7）顶层文件中加入 divides_bdf 模块符号，并连线。双击顶层文件dividers.bdf 空白处，跳出符号对话框，如图 3-42 所示，选择

26、divides_bdf模块符号，回车，最终连好线的顶层文件 dividers.bdf 如图 3-43 所示。图 3-42 符号对话框选择 divides_bdf 模块回车-_图 3-43 顶层文件 dividers.bdf 最终结果（8）编译程序。点击按钮，编译程序，修改错误，直到错误修改完成。（9）添加新加入引脚到波形文件。其步骤如图 3-44，3-453-48 所示。图 3-44 波形文件增加引脚右键引脚区双击打开波形文件 单击 Insert单击 Insert Node or Bus-_图 3-45 插入引脚对话框图 3-46 引脚查找对话框单击 Node Finder单击 List选择引

27、脚点击加入点击 OK点击 OK-_图 3-47 插入引脚对话框图 3-48 波形文件中插入引脚（10）仿真程序。点击编译程序，编译结果如图 3-49 所示。图 3-49 波形仿真结果新增引脚波形仿真结果， 两种方法产生的 波形效果一样-_第四讲：程序下载第四讲：程序下载第四讲：程序下载本讲讲述程序下载步骤，内容包括引脚分配、下载配置、下载。硬件为本实验室的 FPGA 信号转接板，FPGA 是 U50 芯片，型号为 EP1C6Q240C8。4.1 引脚配置（1）分配引脚。引脚对应关系如表 4-1 所示，分配引脚步骤如图 4-1，4-2 所示。引脚名称FPGA 管脚外部接口clk29FPGA_CL

28、K2dividers_out127JP29-5divider_out_bdf156JP29-6图 4-1 引脚分配菜单点击 Assignment点击 Pins-_图 4-2 引脚分配界面图 4-3 引脚分配结果双击输入引脚分配完所有引脚单击保存-_图 4-4 保存引脚分配后现象（2） 设置未用引脚。未用引脚设置为三态输入，如果设置为输出很容易烧坏芯片。其步骤如图 4-5，4-6，4-7，4-8 所示。保存后引 脚分配结果 出现在引脚 旁边点击 Assignment点击 Device-_图 4-5 芯片设置菜单图 4-6 芯片设置对话框图 4-7 设置未使用引脚点击 Device and Pin

29、 Option选择 Unused Pins下拉列表中选择 As input tri-stated单击确定-_图 4-8 芯片设置对话框（3） 编译工程，使改变生效。单击编译工程。（4） 连接外部硬件。JTAG 下载线一端连计算机 D25，另一端连 JP32；示波器地接 JP29 的 1 脚，通道 1 接 JP32 的 5 脚，通道 6 接 JP32 的 6 脚。（5） 检查电路，给 FPGA 信号转接板上电。（6）打开下载对话框，设置下载配置，其步骤如图 4-9，4-10，4-11，4-12，4-13,4-14 所示。单击 OK-_图 4-9 程序下载界面图 4-10 硬件设置对话框单击下载按钮单击 Hardware Setup下拉列表选择 ByteBlasterII单击 Close-_图 4-11 程序下载界面图 4-12 选择下载文件下拉列表选择 JTAG选中选项单击 Change File选择文件 dividers.sof单击打开-_图 4-13 程序下载界面图 4-14 下载成功界面重复步骤（2）确定未用引脚为三态输入单击 Start 按 钮开始下载下载成功进 程显示 100%