2对4译码器VHDL实验报告.doc

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1、(完整word版)2对4译码器VHDL实验报告通信与信息工程学院20_/20_学年第 二学期软件设计实验报告模块名称 二对四译码器专业电子信息工程学生班级B100109学生学号学生姓名指导教师 梅中辉、王奇、周晓燕、孔凡坤实验目的：本软件设计的目的和任务： 1.使学生全面了解如何应用该硬件描述语言进行高速集成电路设计； 2.通过软件使用、设计与仿真环节使学生熟悉 EDA-VHDL 开发环境； 3.通过对基本题、 综合题的设计实践，使学生掌握硬件系统设计方法（自底向上或自顶向下），熟悉 VHDL 语言三种设计风格， 并且培养学生应用 VHDL 语言解决实际问题的能力。实验设备： 1：微型计算机2

2、：quartus II 开发软件实验课题： 2 对 4 译码器实验描述：设计一个2 对 4 译码器（输入： A B输出： Y3 Y2Y1 Y0 ），真值表如图：ABY3Y2Y1Y0001110011101101011110111一：实验目的1：能了解组合逻辑中译码器电路的设计原理。2：能利用 CPLD数字发展实验系统设计一个二对四译码器。3：能自行验证所设计电路的正确性。二：实验内容及要求设计一个 2-4 译码器，并验证输出数值的正确性。三：实验器材1.软件： Altera公司的 Quartus |软件。2.芯片： Altera公司的 EP2C8T144C8。1）、选择 Block Diagran/Schenatic File，单击 OK 按钮，打开图形2）、进入原理图编辑页面如下：导入逻辑门电路符号、输入/输出符号，用导线连接各逻辑单元如下：工程建立与编译建立工程：在 D 盘建立 test 文件夹，进入 quartusII7.第 3 页 共 3 页