简易电子钟设计dmvn.docx

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1、 西华大学课程设计说明硬件系统统课程设设计题 目目： 简易易电子钟钟 学 生 姓 名名： 来来清华专 业业：计算算机科学学与技术术（师范范）学 号号：200081120110366指 导 教 师师： 彭太太乐日期：220100年 122月 300 日 第 1 页 共 22 页简易电子子钟设计计摘 要：Verriloog是广广泛应用用的硬件件描述语语言，可可以用在在硬件设设计流程程的建模模、综合合和模拟拟等多个个阶段。随随着硬件件设计规规模的不不断扩大大，应用用硬件描描述语言言进行描描述的CCPLDD结构，成成为设计计专用集集成电路路和其他他集成电电路的主主流。通通过应用用Verriloog H

2、HDL对对多功能能电子钟钟的设计计，达到到对Veerillog HDLL的理解解，同时时对CPPLD器器件进行行简要了了解。本文的研研究内容容包括: 对AAlteera公公司Fllex 10KK系列的的EPFF10KK 100简要介介绍，AAlteera公公司软件件Maxx+pllus简要介介绍和应应用Veerillog HDLL对多功功能电子子钟进行行设计。关键词：多功能能电子钟钟；硬件件描述语语言目 录录第19页 1引言111.1课课题的背背景、目目的11.2课课题设计计环境112EPFF10KK 100相关说说明及VERRILOOG HHDL简简介22.1EEPF110K 10相相关说明

3、明22.2VVeriilogg Hddl硬件件描述语言简简介33应用VVERIILOGG HDDL描述述的简易电子子钟43.1功功能描述述43.2简简易电子子钟变成成流程图图53.3源源程序64应用VVERIILOGG HDDL描述述的简易易电子钟钟功能模模块及仿仿真74.1计计时模块块74.2译译码显示示模块84.3仿仿真分析析及结论论105结束语语116致谢1111 引 言随着电子子技术的的发展，现现场可编编程门阵阵列FPPGA和和复杂可可编程逻逻辑器件件CPLLD的出出现，使使得电子子系统的的设计者者利用与与器件相相应的电电子CAAD软件件，在实实验室里里就可以以设计自自己的专专用集成成

4、电路AASICC器件。这这种可编编程ASSIC不不仅使设设计的产产品达到到小型化化、集成成化和高高可靠性性，而且且器件具具有用户户可编程程特性，大大大缩短短了设计计周期，减减少了设设计费用用，降低低了设计计风险。目目前数字字系统的的设计可可以直接接面向用用户需求求，根据据系统的的行为和和功能要要求，自自上至下下地逐层层完成相相应的描描述综合优化仿真与与验证，直直到生成成器件，实实现电子子设计自自动化。其其中电子子设计自自动化（EEDA）的的关键技技术之一一就是可可以用硬硬件描述述语言（HHDL）来来描述硬硬件电路路。VHHDL是是用来描描述从抽抽象到具具体级别别硬件的的工业标标准语言言，它是是

5、由美国国国防部部在800年代开开发的HHDL,现在已已成为IIEEEE承认的的标准硬硬件描述述语言。VVHDLL支持硬硬件的设设计、验验证、综综合和测测试，以以及硬件件设计数数据的交交换、维维护、修修改和硬硬件的实实现，具具有描述述能力强强、生命命周期长长、支持持大规模模设计的的分解和和已有设设计的再再利用等等优点。利利用VHHDL这这些优点点和先进进的EDDA工具具，根据据具体的的实际要要求，我我们可以以自己来来设计串串口异步步通信电电路。1.1 课题的背背景、目目的二十一世世纪是信信息化高高速发展展的世纪纪，产业业的信息息化离不不开硬件件芯片的的支持。芯芯片技术术的进步步是推动动全球信信息

6、化的的动力。因因此在二二十一世世纪掌握握芯片技技术是十十分有必必要的。本本次课题题是计算算机组成成原理的的课程设设计，这这次课题题旨在通通过自己己对所需需功能芯芯片的设设计与实实现来巩巩固以前前所学的的计算机机硬件基基础知识识，同时时也提高高动手实实践的能能力，还还有为将将来进行行更大规规模更复复杂的开开发积累累经验。1.2 课题设计计环境本次课题题设计方方要用到到的开发发环境是是Altteraa公司的的EDAA设计工工具软件件MAXX+pllusIII。Alteera公公司的工工作与EEDA厂厂家紧密密结合，使使MAXX+pllusIII软件件可以与与其它工工业标准准的设计计输入、综综合和校

7、校验工具具相连接接。设计计者可以以使用AAlteera或或标准EEDA输输入工具具进行设设计，使使用MAAX+ppluss III编译器器对Allterra器件件的设计计进行编编译，并并使用AAlteera或或其它EEDA校校验工具具进行仿仿真。目目前，MAXX+pllusIII支持持与Caadennce,Menntorr Grraphhicss, SSynoopsyys, Vieewloogicc等EDAA工具接接口。MAX+pluusIII的编译译器支持持Altteraa公司的的FLEEX系列列、MAAX系列列和Cllasssic可可编程逻辑辑器件，提提供了一一种真正正与结构构无关的的设计

8、环环境。编编译器还还具有强强大的逻逻辑综合合与优化化功能，使使用户不不必十分分关心设设计的细细节，可可以把精精力放在在逻辑的的实现上上。MAX+pluusIII的设计计输入、处处理和校校验功能能都集中中在统一一的开发发环境下下，这样样可以加加快动态态调试，缩缩短开发发周期。MAX+pluusIII软件支支持多种种硬件描描述语言言设计输输入，包包括VHHDL,Verriloog HHDL和和Altteraa自己的的硬件描描述语言言AHDDL。MAX+pluusIII软件提提供丰富富的库单单元供设设计调用用，其中中包括774系列列的全部部器件和和一些基基本的逻逻辑门，多多种特殊殊的逻辑辑宏功能能(

9、Maacroo-Fuuncttionn)以及及新型的的参数化化的兆功功能(MMagee-Fuuncttionn).调调用库单单元进行行设计，可可以大大大减轻工工作量。 2 EPF110K 10相相关说明明及Veerillog Hdll简介2.1 EPF110K 10相相关说明明EPF110K 10隶隶属于AAlteera公公司生产产的FLLEX 10KK系列产产品，此此系列集集成度从从几万门门到几十十万门，是是业界第第一个在在PLDD中嵌入入存储器器块的器器件。具具有许多多特点：高密度度。1000000到25500000典型型门；功功能强大大的I/O引脚脚。每一一个引脚脚都是独独立的三三态门结

10、结构，具具有可编编程的速速率控制制；嵌入入式阵列列块（EEAB）。每每个EAAB提供供2K比比特位，可可用来作作存储器器使用或或者用来来实现一一般的逻逻辑功能能；逻辑辑单元采采用查找找表（LLUT）结结构；采采用快速速通道（Fast Track）互连，速度快并可预测延时；具有实现快速加法器和计数器的专用进位链和实现高速、多输入逻辑函数的专用级连链；其中EPF10K 10相关电路说明如下：EPF10K10板，内含预定型10K10主体电路和自定义实验区二个部分；预定型10K10主体电路特点如下:采用ALTERA公司10K10 PLCC84 脚器件；使用有源晶振4MHZ增强线路板抗干扰性能；采用三种

11、不同的配置方式，对ALTERA公司的10K10芯片进行配置：通过EDA软件使用本板提供的JTAG接口下载到10K10器件中对其进行加载配置；通过EDA软件使用本板提供的PS MODE接口下载到10K10器件中对其进行加载配置；为了确保系统板掉电又重新上电后能使10K10正常运行，本系统板提供ALTERA公司EPC1441或EPC1P8二种器件对10K10作上电后自动加载配置。本EDAA板提供供电源接接线端子子+5VV，GNND数字字地，+12VV或自定定义，-12VV或自定定义，SSGNDD模拟地地及电源源测试引引线口+5V、+12VV、-112V，均均给出信信号信息息LEDD指示灯灯，本EE

12、DA板板提供JJTAGG PSS MOODE代代码下载载信号信信息LEED指示示灯。自定义实实验区特特点如下下:本EDDA板提提供三个个试验区区，其中中数字电电路实验验区A、BB二个，模模拟电路路实验区区C一个个；为了了提高EEDA系系统板抗抗干扰性性能，模模拟地和和数字地地采用分分开设计计，而且且增加了了实验区区电路的的可塑性性，数字字电路实实验区配配有+55V GGND数数字地，用用户电路路实验自自由连接接点，模模拟电路路实验区区配有+5V SGNND模拟拟地，+12VV、-112V用用户电路路实验，自自由连接接点，用用户实验验区电路路自由连连接点共共为19908个个点，其其中数字字电路实

13、实验区用用户自由由连接点点为2xx49行行x122列+66行x88列=112722个点，模模拟电路路实验区区用户自自由连接接点为449行xx12列列+6行行x8列列=6336个点点，提供供10KK10可可用的全全部I/O脚引引线插座座，方便便与用户户实验区区任意连连接。实验区连连线方式式通常使使用三种种方式：元器件件直接焊焊接方式式,一次性性使用；实验区区可焊接接可插接接排针孔孔,以便实实验电路路任意搭搭接,增强使使用的灵灵活性,多次性性；实验验区可选选配安装装通用实实验面包包板, 无须须做b项项操作,面包板板可安装装三块。EDA 板上跳跳线连接接说明：JP88：控制制EPCC14441/EE

14、PC11P8 +5VV电压的的提供,JTAAG MMODEE JPP,JTTAG下下载方式式支持由由本跳线线组确定定4个全全 短接接,则允许许JTAAG方式式下载；断开则则屏蔽JJTAGG方式下下载；PPS MMODEE：JP PS下下载方式式支持由由本跳线线组确定定5个全全 短接接,则允许许PS方方式下载载；断开开,则屏蔽蔽PS方方式下载载；JPP10：MSEEL0信信号受控控脚跳左左，则MMSELL0为00；跳右右则MSSEL00为1；JP111：MMSELL1信号号受控脚脚跳左，则则MSEEL1为为0；跳跳右则MMSELL1为11；PWWR5VV：+55V跳线线开关跳跳左，+5V为为ON

15、接接通；跳跳右+55V为OOFF关关闭；PPIN11_OSSC:AALTEERA110K110 PPIN11脚的时时钟信号号输入端端，跳左左CLOOCK信信号频率率，由UU5晶振振确定；跳右，CCLOCCK信号号频率由由上层独独立型适适配器的的时钟晶晶振确定定；PIIN433_OSSC:AALTEERA110K110 PPIN443 脚脚的时钟钟信号输输入端跳跳左，CCLOCCK信号号频率由由U5晶晶振确定定；跳右右，CLLOCKK信号频频率由上上层独立立型适配配器的时时钟晶振振确定；J1AA：控制制数字实实验A区区的+55V；DDC：电电源电压压；J22A：控控制数字字实验AA区的电电源电压

16、压数字信信号地GGND；J1BB：控制制数字实实验B区区的电源源电压数数字信号号地GNND；JJ1C：控控制模拟拟实验CC区的+12VV；J22C：控控制模拟拟实验CC区的-12VV；J33C：控控制模拟拟实验CC区的电电源电压压模拟信信号地SSGNDD 5；EDAA板上电电源端子子接口LLED 指示灯灯说明；JPWWR：电电源电压压接线端端子，从从上往下下顺序定定义为+5V GNDD、+112V -122V SSGNDD；PWWRT：电源电电压测试试接线端端子，从从上往下下顺序定定义，同同JPWWR +5V GNDD、+122V -12VV SGGND；JTAAG_MMODEE:ALLTER

17、RA100K100 JTTAG方方式下载载接口；PS_MODDE: ALTTERAA10KK10 PS方方式下载载接口；10KK10(IN11): ALTTERAA10KK10 外扩展展，I/O引线线接口 1；110K110(IIN2): AALTEERA110K110 外外扩展，II/O引引线接口口 2；JP22、JPP3、JJP4、JJP5、JJP6向向上可选选配；GGEXIIN：各各种独立立型适配配器；LLED指指示灯：D2、DD3、DD4、TTCK、LLED、PPS LLED分分别为+5V、+12VV、-112V、JJTAGG；PSS：信号号指示灯灯。2.2 Veriilogg Hdd

18、l硬件件描述语语言简介介模块是VVeriilogg 的基基本描述述单位，用用于描述述某个设设计的功功能或结结构及其其与其他他模块通通信的外外部端口口。一个个设计的的结构可可使用开开关级原原语、门门级原语语和用户户定义的的原语方方式描述述; 设设计的数数据流行行为使用用连续赋赋值语句句进行描描述; 时序行行为使用用过程结结构描述述。一个个模块可可以在另另一个模模块中使使用。说明部分分用于定定义不同同的项，例例如模块块描述中中使用的的寄存器器和参数数。语句句定义设设计的功功能和结结构。说说明部分分和语句句可以散散布在模模块中的的任何地地方；但但是变量量、寄存存器、线线网和参参数等的的说明部部分必须

19、须在使用用前出现现。为了了使模块块描述清清晰和具具有良好好的可读读性, 最好将将所有的的说明部部分放在在语句前前。本书书中的所所有实例例都遵守守这一规规范。在模块中中，可用用下述方方式描述述一个设设计：(1) 数据流流方式;(2) 行为方方式;(3) 结构方方式;(4) 上述描描述方式式的混合合。Veriilogg HDDL模型型中的所所有时延延都根据据时间单单位定义义。 使用编译译指令将将时间单单位与物物理时间间相关联联。这样样的编译译器指令令需在模模块描述述前定义义。如果果没有编编译器指指令, Verriloog HHDL 模拟器器会指定定一个缺缺省时间间单位。IIEEEE Veerill

20、og HDLL 标准准中没有有规定缺缺省时间间单位。用数据流流描述方方式对一一个设计计建模的的最基本本的机制制就是使使用连续续赋值语语句。在在连续赋赋值语句句中，某某个值被被指派给给线网变变量。请注意连连续赋值值语句是是如何对对电路的的数据流流行为建建模的；这种建建模方式式是隐式式而非显显式的建建模方式式。此外外,连续续赋值语语句是并并发执行行的，也也就是说说各语句句的执行行顺序与与其在描描述中出出现的顺顺序无关关。设计的行行为功能能使用下下述过程程语句结结构描述述：(1) iniitiaal语句句：此语语句只执执行一次次。(2) alwwayss语句：此语句句总是循循环执行行, 或或者说此此

21、语句重重复执行行。只有寄存存器类型型数据能能够在这这两种语语句中被被赋值。寄寄存器类类型数据据在被赋赋新值前前保持原原有值不不变。所所有的初初始化语语句和aalwaays语语句在00时刻并并发执行行。在顺序过过程中出出现的语语句是过过程赋值值模块化化的实例例。模块块化过程程赋值在在下一条条语句执执行前完完成执行行。过程程赋值可可以有一一个可选选的时延延。时延可以以细分为为两种类类型:(1) 语句间间时延: 这是是时延语语句执行行的时延延。(2) 语句内内时延: 这是是右边表表达式数数值计算算与左边边表达式式赋值间间的时延延。在Verriloog HHDL中中可使用用如下方方式描述述结构:(1)

22、 内置门门原语(在门级级)；(2) 开关级级原语(在晶体体管级)；(3) 用户定定义的原原语(在在门级)；(4) 模块实实例 (创建层层次结构构)。通过使用用线网来来相互连连接。3 应用Veerillog HDLL描述的的简易电电子钟3.1 功能描述述计时功能能 包括括时、分分、秒的的计时，分分别类似似于模112、模模60、模模60计计数器。输入变量量：时钟钟clkk，直接接清零rreseet。输输出变量量：小时时计时变变量为qq155:8，其中中q115:112为为小时的的十位，qq111:8为小时时的个位位；q7:00为分分计时变变量，其其中q7:44为分分的十位位，q3:00为分分的个位

23、位，上述述计时变变量均采采用84421BBCD码码。3.2 简易电子子钟变成成流程图图开 始q15:12=1&q11:8=2&q7:4=5&q3:0=9q3:0!=9Reset！=0q3:0=0q3:0=0q7:4!=5q7:4=0q11:8!=9q11:8=0q15:12= q15:12+1q3:0= q3:0+1q7:4= q7:4+1q11:8= q11:8+1q15:12=0;q11:8=1;q7:0=0;FalseFalseFalseFalseFalseTureTureTureTureTure3.3 源程序moduule cloock(resset,clkk,q);outtputt1

24、55:0q;/输输出变量量inpputresset,clkk;/输输入变量量regg155:0q;/类类型alwaays(pposeedgee cllk oor nnegeedgee reesett)if(!reesett)/复位 (低电电平有效效)qq=00;/清清零电子子钟elssebeeginn/如果果当前状状态为112:559时，计计时器变变为011:000。iif(q115:112=1)&(qq111:8=22)&(q77:4=55)&(q33:0=99)begginq115:112=0;q111:88=1;q77:0=00;endd/如果果当前分分钟状态态为599时，计计分器变变为

25、000。eelsee iff(q3:00=9)begginq33:0=00;if(q77:4=55)begginq77:4=00;/若当当前小时时个位态态为9时时，小时时个位变变为0，且且十位加加一。if(q111:88=9)begginq111:88=0;q115:112=q15:12+1;enddelsseq111:88=q111:88+11;enddelsse/分十十位和个个位按计计时规律律分别加加一计时时。q77:4=qq7:4+1;enddeelseeq33:0=qq3:0+1;enndendmmoduule4 应用Veerillog HDLL描述的的简易电电子钟功功能模块块及仿真真

26、4.1 计时模块块模块功能能为正常常计时，即即每秒钟钟读一次次数，秒秒表加11，秒计计时满660进11给分计计时，分分计时满满60进进1给小小时计时时，小时时计时满满12清清零。从从功能上上讲分别别为模660计数数器，模模60计计数器和和模122计数器器。模块程序序代码:moduule cloock(resset,clkk,q);outtputt155:0q;inpputresset,clkk;regg155:0q;alwaays(pposeedgee cllk oor nnegeedgee reesett)if(!reesett)/resset thee diigittal cloockbe

27、eginnqq=00;enndelssebeeginniif(q115:112=1)&(qq111:8=22)&(q77:4=55)&(q33:0=99)begginq115:112=0;q111:88=1;q77:0=00;enddeelsee iff(q3:00=9)begginq33:0=00;if(q77:4=55)begginq77:4=00;if(q111:88=9)begginq111:88=0;q115:112=q15:12+1;enddelsseq111:88=q111:88+11;enddelsseq77:4=qq7:4+1;enddeelseeq77:4=qq3:0+1;

28、enndendmmoduule模块仿真真:模块符号号如下图：电子钟HH:MMQ15:0CLKREST图 计时时模块符符号生成成模块仿真真波形如如图4.2：图仿真波波形4.2 译码显示示模块 3-88译码器器的原理理框图及及真值表表如图及及表所示示，3个个输入aa2:0可能出出现8种种组合情情况：0000，0001，0010，0011，1100，1101，1110，1111，这这样就可可控制88个输出出y77:0相应的的某1位位输出为为“0”。a03-8译码器a1a2y7:0输 入 输 出a2:0 y7:0 000 11111110 001 11111101 010 11111011 011 1

29、1110111输 入 输 出a2:0 y7:0100 11101111101 11011111110 10111111111 01111111表 3-8译码器真值表 图 3-88译码器器的原理理框图七段显示示译码器器的原理理框图及及真值表表如图及及表所示示，4个个输入dd3:0可能出出现166种组合合情况；它的77个输出出y66:0分别控控制共阴阴LEDD数码管管的a、bb、c、dd、e、ff、g七七段的亮亮/灭，从从而显出出对应的的16个个字符。abgcdefd3:0y6:0七段显示译码器图七段段显示译译码器的的原理框框图表 8421BCD七段显示译码器真值表 输 入 输 出d3:0 y6:

30、0a,b,c,d,e,f,g H0 1,1,1,1,1,1,0H1 0,1,1,0,0,0,0H2 1,1,0,1,1,0,1H3 1,1,1,1,0,0,1输 入 输 出d3:0 y6:0a,b,c,d,e,f,g H4 0,1,1,0,0,1,1H5 1,0,1,1,0,1,1H6 1,0,1,1,1,1,1H7 1,1,1,0,0,0,0输 入 输 出d3:0 y6:0a,b,c,d,e,f,g H8 1,1,1,1,1,1,1H9 1,1,1,1,0,1,1HA 1,1,1,0,1,1,1HB 0,0,1,1,1,1,1输 入 输 出d3:0 y6:0a,b,c,d,e,f,g HC

31、1,0,0,1,1,1,0HD 0,1,1,1,1,0,1HE 1,0,0,1,1,1,1HF 1,0,0,0,1,1,1模块程序序代码moduule de_7(dd, yy); innputt 33:0d; ouutpuut 66:0y; reeg 66:0y; alwwayss ( d ) ccasee( dd )4b000000: y=77b111111110;4b000011: y=77b011100000;4b000100: y=77b111011101;4b000111: y=77b111110001;4b001000: y=77b011100011;4b001011: y=77b

32、100110011;4b001100: y=77b100111111; 4b001111: y=77b111100000; 4b110000: y=77b111111111;4b110011: y=77b111110011;4b110100: y=77b111101111;4b110111: y=77b000111111;4b111000: y=77b100011110;4b111011: y=77b011111101; 4b111100: y=77b100011111;4b111111: y=77b100001111; enndcaaseendmmoduule4.3 仿真分析析及结论论由仿真

33、波波形图可可以看出出，当QQ15Q122为小时时的十位位，Q111Q8为为小时的的个位，分分别计数数00001、000100（即112），而而Q7Q4为为分的十十位，QQ3Q0为为分的个个位，分分别计数数为01101、110011（即559）时时，在下下一个时时钟CLLK作用用下计时时器翻转转到011时000分，然然后计数数器继续续自然递递增累加加计数，完完成小时时计数器器“12翻翻1”，分计计数器为为84221BCCD码660进制制的计时时功能。设设计及仿仿真结果果符合设设计要求求，达到到预期效效果。5 结束语Veriilogg Hddl语言言设计的的出现从从根本上上改变了了以往数数字电路路

34、的设计计模式,使电路路设计由由硬件设设计转变变为软件件设计,这样提提高了设设计的灵灵活性,降低了了电路的的复杂程程度,修修改起来来也很方方便。 利用VVeriilogg Hddl设计计的灵活活性，根根据串行行通信协协议的要要求，可可以在实实验室利利用先进进的EDDA工具具，设计计出符合合自己实实际需求求的多功功能电子子钟电路路。 经过两周周的设计计制作，该该设计终终于如期期开发完完毕，其其功能基基本上可可以满足足处理的的需要。 由于时时间有限限，本系系统还有有许多不不尽人意意的地方方，需要要将来做做进一步步的改善善。这次课程程设计，以以方便实实际操作作为基础础，以理理论联系系实际为为准则，不不

35、断完善善，不断断创新。6 致谢在这次课课程设计计中，非非常感谢谢课程设设计于雷老师师的指导导，在老老师的身身上学到到的不仅仅仅是知知识的层层面，更更重要的的是老师师追求知知识的热热情，还还重要的的是老师师对学生生的尊重重和关爱爱，却又又不失老老师本身身工作的的严谨的的态度，他他的工作作作风以以及对生生活的态态度让我我受益匪匪浅。我在课程程设计中中碰到的的很多个个人困难难，老师师都能给给予很大大的体谅谅与帮助助。在设设计中遇遇到的试试验的客客观条件件方面，老老师都能能给予最最大力度度的协助助，让我我有更好好的设计计学习环环境，谢谢谢同学学的相互互帮助，感感谢有了了这些，我我才能很很好的顺顺利的完完成我的的这次课课程设计计。参考文献献1 张振荣荣，晋明明武等.MCSS-511单片机机原理及及实用技技术MM.北北京：人人民邮电电出版社社，20000.2 周兴华华.手把把手教你你学单片片机MM.北北京：北北京航空空航天大大学出版版社，220055.3褚褚振勇，翁翁木云.FPGGA设计计及应用用M.西安安：电子子科技大大学出版版社，220022.4 王新梅梅，肖国国镇纠纠错码原理理与方法法(修订订版) M电子子科技大大学出版版社，220011.