数字超大规模集成电路设计 (72).pdf
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7.2 有比逻辑7.2.2 伪NMOS逻辑门的传播延时17伪NMOS逻辑的传播延时 上拉 下拉VDDGNDFRL?=?=?2?=0.69?CL18伪NMOS延时的特点 不对称响应，上拉和下拉的延时模型不同 负载管尺寸Wp同时影响上拉驱动能力和下拉驱动能力：减小Wp可以缩短下拉延时，但同时会增大上拉延时 电路设计时要选择合适的Wp 由于存在负载管的竞争，伪NMOS反相器的下拉性能比互补CMOS反相器差 对前一级的负载小每个输入只连接一个晶体管19Wp/Wn的确定 较小的Wp可以降低VOL，减小面积与输出负载，但同时会带来tpLH的增加，需要综合考虑。本课程中如无特别说明，伪NMOS逻辑采用Wp=Wn/220不同伪NMOS逻辑门的性能 NOR2门的性能比NAND2门好 伪NMOS更适合实现NOR门，在大扇入NOR门实现上相比互补CMOS逻辑门有优势，面积更小，逻辑努力更小21
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