高速逻辑分析仪硬件系统设计.docx

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1、 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的 研究成果。具我所知，除了文中特别加以标注和致谢的地方外，论文中不包含 其他人已经发表或撰写过的 研究成果，也不包含为获得电子科技大学或其它教 育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任 何贡献均已在论文中作了明确的说明并表示谢意。 关于论文使用授权的说明 本学位论文作者完全了解电子科技大学有关保留、使用学位论文的规定， 有权保留并向国家有关部门或机构送交论文的复印件和磁盘，允许论文被査阅 和借阅。本人授权电子科技大学可以将学位论文的全部或部分内容编入有关数 据库进行检索，可以采用影印、缩印

2、或扫描等复制手段保存、汇编学位论文。 (保密的学位论文在解秘后应遵守此规定 ） 摘要 逻辑分析仪是最重要的数据域测试仪器之一，随着数字技术和计算机技术的 发展，逻辑分析仪获得了广泛的应用和快速的发展。根据本人完成的 “400 MSa/s 逻辑分析仪 ” 项目硬 件研制任务，撰写了该论文。该文介绍了 ES4541 逻辑分析 仪的基本工作原理及硬件结构，重点阐述了高速逻辑分析仪数据采集电路以及其 驱动软件的设计。 “400 MSa/s 逻辑分析仪 ” 项目是军工型号项目，要求其设计能 投入生产实用，仪器能稳定可靠工作并达到要求的性能指标，因此本文还介绍了 对 ES4541 逻辑分析仪进行测试的测试

3、方法及测试结果。 本文第一章是引言部分，介绍了数字系统的基本特征及逻辑分析仪在数据域 测试中的应用，国内外逻辑分析仪的发展概况，还介绍了本课题的任务。第二章 阐述了高速虚拟逻辑分析仪硬件结构设计，介绍了本逻辑分析仪的硬件总体结构 设计，数据采集及控制板与嵌入式计算机的接口。本章还介绍了数据通道的设计 及各部分的作用，重点探讨了延迟网络的作用，最后还介绍了触发的作用及其实 现的原理以及探头电路的设计原理。 第三章详细阐述了数据采集与存储电路的设计，重点论述了高速数据采集通 道的设计，时钟电路及毛刺识别电路的设计。第四章阐述了触发与存储控制电路 的设计，介绍了触发与跟踪原理，论述了触发识别电路，触

4、发与存储控制电路的 设计，介绍了延迟触发、序列及组合触发以及限定存储的 实现方法。第五章介绍 了各控制电路在 CPLD 中的实现，重点阐述了分频时钟电路、译码电路、触发识 别电路、限定识别电路、触发与存储控制电路及计数器电路的设计。 第六章介绍了数据采集与控制板的驱动软件的设计，详细阐述了自检程序、 数据采集与控制程序以及数据读取与处理程序的设计。第七章介绍了电路的调试 及存在的问题，主要介绍了硬件电路的调试方法及过程，调试过程中发现的问题 及解决办法，同时介绍了还未解决的问题及其解决方案。第八章介绍了对该逻辑 分析仪的整机测试方法及测试结果。最后一章为结论部分，介绍了该逻辑分析仪 的特点和不

5、足，以及未来逻辑分析仪的发展方向。 关键词：逻辑分析仪；数据域测试；数据采集；分相采样；触发 I Abstract Logic analyzer is one of the most important data domain test instruments. Following the development of digital techniques and computer techniques, logic analyzer has a widespread application and gets a rapid development. This paper is the sum

6、mary of my graduate topic “design of 400MSa/s logic analyzer hardware The design of the hardware of a high speed logic analyzer (ES4541) and it?s drive software is discussed in the paper. It also introduces the test methodology of ES4541 logic analyzer and test results. The first chapter is a introd

7、uction. It describes the basic feature of digital system and logic analyzer?s application in data domain test. It introduces the work of this topic. This chapter also describes the basic theory of sampling with different phase technology. Chapter 2 describes the design of the hardware architecture o

8、f a high speed virtual logic analyzer, the interface between the embedded computer and the data acquisition and control board. This part also discusses the design of data channels and theory of trigger. In the last it introduces the theory of probe. Chapter 3 discusses the design of data acquisition

9、 and storage circuit. It discusses the design of the high speed data channels, clock circuit and glitch distinguishing circuit. Chapter 4 describes the design of trigger and storing control circuits. It introduces the theory of trigger and tracing, discusses the design of trigger word distinguished

10、circuit, trigger and storing control circuit. Chapter 5 describes the realizing of control circuits in CPLD. This section discusses the procedure that use graphics and AHDL to design clock circuit, decode circuit, trigger word distinguished circuit, limit word distinguished circuit, trigger and stor

11、age control circuit and counters circuit. Chapter 6 describes the drive software of data acquisition and control board. It discusses the design of self checking program, data acquisition and control program, data read and processing program. Chapter 7 introduces the adjustment of circuit, the proble

12、ms find in adjustment and ifs solve methods. Chapter 8 introduces the test methodology of this logic analyzer, and gives the test results. The last chapter is the conclusion. It introduces the performances of this logic analyzer and developing trend of logic analyzer in future. Key Word: logic analy

13、zer； data domain test； data acquisition； sampling with different phase； trigger 目录 第 一 章 绪 论 . 1 1.1 数据域测试与逻辑分析仪 . 1 1.1.1 数字信息特征与数据域测试 . 1 1.1.2 逻辑分析仪在数据域测试中的应用 . 2 1. 1. 3 国内外逻辑分析仪发展概况 . 2 1. 2 ES4541 逻辑分析仪设计任务及要求 . 3 第二章 400MSa/s 高速虚拟逻辑分析仪硬件系统结构设计 . 5 2. 1 总体结构设计 . 5 2.2 数据采集和控制板与嵌入式计算机之间的接口 . 6

14、2. 3 数据采集与存储 . 1 2. 4 触发识别与存储控制 . 9 2.5 探头的设计 . 10 第三章数据采集与存储电路的设计 . 12 3. 1 高速数据采集通道 . 12 3. 2 时钟电路 . 13 3. 3 毛刺识别电路 . 15 第四章触发识别与存储控制电路的设计 . 16 4. 1 逻辑分析仪触发与跟踪原理 . 16 4.2 触发识别电路 . 18 4. 3 触发方式的实现与存储控制电路 . 19 4. 3.1 延迟触发电路 . 19 4.3.2 序列触发与组合触发电路 . 22 4. 3.3 限定存储电路 . 22 第五章控制电路的 CPLD 实现 . 24 5. 1 Al

15、tera MAH000 系列 CPLD 简介 . 24 5. 2 CPLD 内部电路的设计 . 24 5. 2.1 时钟电路 . 25 III 5.2.2 译码电路 . 25 5.2.3 触发识别及限定识别电路 . 26 5.2.4 存储控制电路 . 27 5.2.5 计数器电路 . 27 第六章数据采集板驱动软件设计 . . . : 29 6. 1 自检子程序 . 29 6.2 数据采集控制子程序 . 30 6.3 数据读取与处理子程序 . 31 第七章硬件电路的调试及存在的问题 . 33 7. 1 调试的目的 . 33 7.2 静态调试 . 33 7. 3 动态调试 . 33 7.4 调试

16、中发现的问题及改进措施 . 34 第八章整机测试 . 36 第九章结束语 . 43 参考文献 . 44 麵 . 45 附录一 . 46 隱 1 . 50 个人简历及研究成果 . 51 IV 电子科技大学硕士论文 第 一 章 绪 论 随着大规模集成电路、计算机的出现以及数字技术的飞速发展，数字化的浪 潮席卷全球。以 CPU、 DSP 等为基础构成的数字总线系统是数字化处理的核心， 已广泛应用于各行各业。数字总线系统的出现对测试提出了新的需求，有别于传 统的模拟系统，数字系统具有自身的特点，示波器等传统仪器已不能满足数字系 统的需要，必须研制专用于数字系统的数据域测试仪器。逻辑分析仪就是数据域 测

17、试仪器中重要的一种，它为数字系统的开发、维护提供了强有力的工具。根据 军工需求我们研制了 ES4541 高速逻辑分析仪。 1.1 数据域测试与逻辑分析仪 1.1.1 数字信息特征与数据域测试 数字系统是由数字电路组成的，处理数字脉冲序列（二进制信息 ） 的系统。 一般将它处理的二进制信息称为数据，因此有关数字系统的测试称为数据域测 试，数据域测试就是对数字电路和系统进行故障侦査、定位和诊断。 数字信息是由状态空间概念、数据格式和数据源构成的，它与频域和时域的 信息不一样，具有以下主要特征： (1) 有严格的时空概念，多路数据同时传输； (2) 数字信号都是非周期性的，甚至出现偶然性和单次发生的

18、信息； (3) 数字信息常伴有竞争和冒险现象发生； (4) 数字系统常由硬件和软件构成，其数字信息互相穿插，互相影响，难以 区分； (5) 数字信息工作速率变化范围大 ，一 般从纳秒级至秒级。 显然，对数字系统的检测不可能象对模拟系统那样，用示波器及一般的电子 测量仪器是难以观察和测量数字信息的。以上特点决定了对数字系统基本的检测 要求： (1) 跟踪与分析状态数据流，这是对数字系统进行功能分析所必须的基本 测量。跟踪状态流需要利用地址总线，最好同时也能观测数据总线，以便分析总 线的全面工作情况。需监视的位数多达 20-40 位或更多，工作是同步的。由于有 的总线是复用的，因此要求测量时有选择

19、数据的能力； (2) 为监视总线上的数据流，需要设置一个触发字 ; 高速逻辑分析仪硬件系统设计 (3) 对于分析异步总线，需要了解各信号状态序列和每个信号在给定状态 的持续时间，以便判断系统是否按正确的时序运行。这要求能分析信号状态之间 的时间关系。 (4) 需要捕捉干扰或毛刺。 1.1.2 逻辑分析仪在数据域测试中的应用 由于数据域测试具有与时域、频域等测试不同的特点，相应地，人们根据数 字系统特点及其对检测的要求开发了专用于数据域测试的仪器。这些仪器按工作 特点主要分为节点测试器、总线分析仪和开发系统。节点测试器以节点信息为测 试对象，它具有结构简单、使用方便、价格低廉等特点，但数字系统中

20、的数字信 息具有严格的时空关系，因此节点测试器的应用范围有限。总线分析仪是以总线 概念为基础，同时对多条数据线进行观察和测试的仪器，对以 CPU、 DSP 等为 核心的复杂数字系统非常有效。开发系统是以提高数字系统研制的效率而产生的 测试仪器。 由于现在的数字系统几乎都是以 CPU、 MCU、 DSP 等为核心的总线系统， 要求对多条数据线（多节点）同时进行时间和空间上的观察，而总线分析 仪恰好 能够适应这种要求。总线分析仪又分为逻辑分析仪、规约分析仪、母线分析仪、 数据发生器等。逻辑分析仪主要用于查找总线相关性故障，它对数据具有很强的 选择能力和跟踪能力。随着微处理器及大规模集成电路的出现和

21、发展，逻辑分析 仪在数据域测试中得到了越来越广泛的应用。 1.1.3 国内外逻辑分析仪发展概况 近年来，国外逻辑分析仪获得了快速的发展，为适应数字系统的飞速发展， TEK、Agilent 等公司开发了许多高性能的逻辑分析仪，采样率已达 2GHz， 通道 数达数百个，存储深度达数 M。 国内在逻辑分析仪的研制方面还相对落后，急 待提高，表 1-1 是国内外一些逻辑分析仪型号及其性能对比。 随着数宇化和计算机技术在军用和民用领域内应用的日益深入和普及，逻辑 分析仪已成为当前国际上最通用的电子测量仪器之一，它是各种微机系统和数字 系统新产品开发和测试的有力工具。现在，微处理器的速度越来越快，数字系统

22、 也越来越复杂，出现问题的可能性也越来越多，设计者需要一个能在短时间内提 供所有通道数据检测的工具。表 1-1 中 Agilent 公司的 1670, 16700 系列和 TEK 公司的 TLA700, TLA500 系 列产品都是目前市场上能够满足这些要求的主流产 品，它们具有一些共同的特点： (1) 高的测试速率。 TLA700 系列定时分析速率最髙为 2GHz，分辨率为 500ps， 2 电子科技大学硕士论文 在全通道上提供 200MHz 的状态分析速率； (2) 有相当多的通道，为了同时观测数字系统特别是微处理器的多路信息， 逻辑分析仪的通道有的己达上百个； (3) 存储深度高达数百

23、K 甚至数 M; (4) 具有丰富灵活的触发方式； (5) 逻辑分析仪中带有高性能的微处理器，软件建立在 WINDOWS 平台上 , 具有很友好的人机界面。 表 1-1 国内外逻辑分析仪型号及其性能对比 型 号 定时速率 状态速率 通道数 存储深度 生产厂家 参考售价 Agilentl670 250/500MS 135MHz 34-136 64K 美国 Agilent $12000 Agilent54620 lOOMs 无 16 1M 美国 Agilent $4500 AgilentE9340 250Ms 100MHz 34 128K 美国 Agilent $5600 Agilentl6557

24、 500Ms 140MHz 102 2M 美国 Agilent $13000 Agilentl6710 500Ms 100MHz 102 16/8K 美国 Agilent $10000 TLA700 系列 2Gs 100MHz 136 32K 美国 Tek $25000 TLA510 系列 400Ms 100MHz 150 32K 美国 Tek $14000 LA64100 lOOMs 33MHz 64 4K 电子科大 11000 由于逻辑分析仪功能齐全，结构复杂，技术要求髙。目前国外生产的逻辑分 析仪都比较昂贵，国内虽然研制了少量的逻辑分析仪，但性能指标偏低，功能也 不完善，不能满足实际需要

25、。各单位需要的高性能逻辑分析仪基本上都是由国外 进口，因此研制高性能的逻辑分析仪具有十分重要的意义。 1. 2 ES4541 逻辑分析仪设计任务及要求 根据国内外逻辑分析仪发展现状，我们在九五预研的基础上提出了研制 400MSa/s高性能逻辑分析仪的计划并得到批准。本项目的目标是研制具有最高 采样率 400MSa/s、68通道的逻辑分析仪实用化样机，任务来源是总装军工型号 项目，合同号为： I17B2000020。原时间要求是 2001 年 1 月至 2002 年 6 月完成 , 后提前到 2002 年 1 月鉴定。 ES4541 逻辑分析仪的主要性能指标要求如下： (1) 通道： 64路（数

26、据）、 4 路（时钟 ）； (2) 存储深度 ： 32K/路； 高速逻辑分析仪硬件系统设计 (3) 定时分析最大速率： 400MSa/s; (4) 状态分析最大速率： 100MHz; (5) 触发：随机触发 组合触发（起始、终止、延时、计数 ） 序列触发（起始、终止、延时、计数 ） (6) 有限定存储能力 (7) 反汇编能力： 8086、 80386、 8096、 Z80、 8048、 8051、 6805 (8) 毛刺捕捉：最小宽度 2. 5ns 电子科技大学硕士论文 第二章 400MSa/s 高速逻辑分析仪硬件系统结构设计 2.1 总体结构设计 该虚拟逻辑分析仪建立在 PC平台上，以一块嵌

27、入式单板电脑（研华 PCM9570)为核心，其总体结构框图如图 2-U 图 2-1 400MHz 逻辑分析仪结构框图 该逻辑分析仪主要包括电源、嵌入式单板电脑、 LCD、 硬盘、光驱、软驱、 面板键盘、数据采集与控制板、探头等。其中 PCM9570、 LCD 等为外构件，本 文主要讨论数据采集与控制板的设计。数据采集与控制板采用模块化设计，分为 主板与从板，其结构基本相同，每一个板包含 32 路数据通道和 2 路时钟通道。 数据采集与控制板的原理结构框图如图 2-2。 数据采集与控制板主要包含采样锁存电路、先进先出存储器电路 （ FIFO)、 毛刺检测电路、触发识别与控制、存储器读写控制、时钟

28、产生电路等。采样锁存 髙速逻辑分析仪硬件系统设计 电路与存储器分为四组，分别由时钟产生电路生成的四路时钟 （ 相差为 90 ) 进行采样与存储，以实现 400MHz 的数据采集速率。从板与主板基本相同， 为了 使 64 路通道同步，从板内时钟采用主板送过来的时钟，因此从板没有晶振和时 钟产生电路。主从板的触发和存储器读写控制均由主板控制，故从板的控制电路 与主板也不相同。 图 2-2 数据采集与控制板原 理框图 2.2 数据采集和控制板与嵌入式计算机之间的接口 嵌入式计算机主板（研华 PCM9570)没有提供标准的 ISA总线接口，只能 通过 PC104总线传输数据。 PC104 是将 PC

29、及 PC/AT 总线针对嵌入式系统的应 用需要改进而来，它在 ISA 总线基础上增加了 8 根地线，由两个总线连接器（一 个为 64 针，另一个为40 针）构成。其信号定义如下表 2-1。 表 2-1 PC104 总线信号定义 Pin Number Jl/Pl ROWA J2/P2 ROWB J3/P3 ROWC J4/P4 ROWD 0 OV OV 1 IOCHCHK ov SBHE MEMCS16 2 SD7 RESETDRV LA23 IOCS 16 3 SD6 +5V LA22 IRQ10 4 SD5 IRQ9 LA2I IRQ 11 电子科技大学硕士论文 续表 2-1 PC104 总

30、线信号定义 5 SD4 -5V LA20 IRQ12 6 SD3 DRQ2 LA19 IRQ 15 7 SD2 -12V LA18 IRQ 14 8 SD1 ENDXFR LA17 DACK0 9 SD0 + 12V MEMR DRQ0 10 IOCHROY (KEY) MEMW DACK5 11 AEN SMEMW SD8 DRQ5 12 SA19 SMEMR SD9 DACK6 13 SA18 IOW SD10 DRQ6 14 SAI7 IOR SD11 DACK7 15 SA16 DACK3 SD12 DRQ7 16 SA15 DRQ3 SD13 +5V 17 SA14 DACK1 SD

31、14 MASTER 18 SA13 DRQ1 SD15 OV 19 SA12 REFRESH (KEY) OV 20 SA11 SYSCLK - 21 SA10 IRQ7 22 SA9 IRQ6 23 SA8 IRQ5 24 SA7 IRQ4 25 SA6 IRQ3 26 SA5 DACK2 27 SA4 TC 28 SA3 BALE 29 SA2 +5V 30 SA1 osc 31 SA0 ov 32 0V ov 由于我们采用的 FIFO 宽度为 9 位，使用了其中 8 位为数据采集通道，因此 在数据传输中采用 8 位数据宽度，只使用了 SD0 SD7 (共 8 根）数据线。对数 据采集与控

32、制板的操作均为 I/O 操作，故使用地址线 SA0 SA9,地址译码定位 在计算机为 I/O 读写保留的地址区间 330 33F (主板 ） 及 340 34F (从板）。 2.3 数据采集与存储 高速逻辑分析仪硬件系统设计 如图 2-2 所示，数据采集电路主要由延迟网络电路、电平转换、采样锁存、 存储器及时钟电路组成。定时分析采用分相采样存储技术，采样及存储器电路分 成 4组，将 100MHz 基本时钟通过延时产生 4 路相差为 90的时钟，分别送到 4 组采样及存储器电路，再将采集的数据用插值的方法，按顺序组合起来，实现了 最高 400MHz 的数据采集速率。在定时分析 100MHz 速率

33、分析时，只使用一组采 样及存储电路， 200MHz速率分析采用 2 组合成数据， 400MHz 速率分析采用 4 组合成数据。 延迟网络的作用是保证高速状态分析时逻辑分析仪的数据通道建立时间和 保持时间符合要求，以便可靠地采集数据。数据建立时间 （ U 和数据保持时间 (th)是逻辑状态分析仪进行同步检测所特有的性能指标，它们的意义如图 2-3: 进入逻辑状态分析仪的数据与同步采样时钟之间的关系必须满足 和 1指 标，否则仪器不能正确取数。 图 2-3.数据建立时间和数据保持时间 ts:数据必须比时钟跳变提前建立的时间 数据必须在时钟跳变后继续保持的时间 尽可能小的建立时间和保持时间，不仅使逻

34、辑分析仪有高的工作频率，而 且数据存取可靠。对逻辑分析仪来说，保持时间 th是重要的。考虑到逻辑分析仪 的数据通道和时钟通道延时的非一致性，时钟对数据取样的结果可能出现图 2-4 所示三种情况：（ a)取样现态， （ b)取样下态， （ c)取样不定态。在 （ b)、（ c) 两种情况下，将造成取样数据错误或不稳定的读数。 图 2-4. UX)时，取数的三种情况 由于电路元器件的误差，各元器件的传输延时不同，为了可靠地读取数据 , 电子科技大学硕士论文 图 2-5.延迟网络 经过延迟的数据送入暂存器。暂存器的主要作用有两个：第一，它利用经过 变换后的系统时钟作为采样时钟，把被测系统数据写入暂存

35、器，实现与系统运行 同步，因此，暂存器是逻辑状态分析仪能够同步取数的核心部件。第二，输入多 位并行数据在一个时钟作用下同时进入暂存器，使得各通道信号同步，便于后边 的触发识别，消除因各信号时延不同形成的误触发。 2.4 触发识别与存储控制 触发识别与存储控制主要完成数据观察窗口在数据流中的定位。逻辑分析仪 具有两种工作方式：定时分析，状态分析。状态分析采用外时钟 （ 被测系统时钟 )， 要求数据窗口中的数据与数据流中的某一段数据完全一致。为使存储数据与被测 数据流一致，应满足 DATA*/FWEN=f(sclk, trword, datac)*data (2-1) 式 （ 2-1)中， DAT

36、A 为逻辑分析仪 FIFO 存储的数据 ： /FWEN 为 FIFO 的写使能： sclk 为状态（外部 ） 时钟； trword 为触发字； datac 为数据控制； data 为被测 系统数据。由式 （ 1)可知当 /FWEN 与 sclk、 trword、 datac 符合严格的关系时， 必须使通道的最小延迟时间 Uin大于或等于时钟通道的最大延迟时间即非 正的保持时间，条件为： tDrcm tc ma 这种非正的保持时间，是以牺牲建立时间的余量获得的，因而对数据通道 中所使用的器件的延时特性提出了更高的要求。 利用延迟网络可以使数据保持时间为零。在数据通道中设置延迟网络，以 便相对于暂

37、存器的写时钟而言，增大数据的延迟。适当地选择延迟时间，可使数 据与时钟到达暂存器时，正好满足暂存器的保持时间 （ U 暂存器 ） 要求；而从仪 器的输入来看，又可得到 th=0 的效果，如图 2-5: 高速逻辑分析仪硬件系统设计 DATA=data。 /FWEN 与 sclk、 trword、 datac 的关系由逻辑分析仪的工作方式确 定，例如：工作方式为状态分析、起始触发、零延迟时，当数据流中出现 trword 时则 /FWEN在 trword 出现后的第一个 sclk 上升沿有效，幵始以 sclk 为时钟采 集并存储数据，因此 FIFO 中的数据 DATA 就等于数据流中 trword

38、后长度等于 FIFO 深度的一段数据data。 在定时分析时，应满足 DATA*/FWEN=f(trword, datac)*data (2-2) 当 /FWEN 与 trword 符合相应的关系且采样频率为被测系统工作频率的 5 10 倍 时，即可用存储的数据 DATA 得到足够的观察范围和满意的时间分辨率来观察被 测系统数据流。 触发识别与存储控制电路的总体结构框图如图 2-6。 图 2-6 触发识别与存储控制原理框图 数据送到触发 RAM 的地址线 （ AD0 AD15)上， RAM 的数据端口输出触 发字对应的特征字，该特征字送到触发识别单元，一旦数据 （ DATA)中出现触 发字，触

39、发识别单元就会检测到其对应的特征字，若符合触发级数规定的要求， 触发识别单元将触发标志 （ TF)置 K 如果事件计数器未满，则计数器加 1，同 时存储控制单元在采样时钟上升沿将触发识别单元清零复位等待下一次触发的 到来。这里，数据流中出现一次满足条件的触发字，认为是一次事件。 2. 5 探头的设计 探头用来连接逻辑分析仪与被测系统。探头分无源和有源两种。一般逻辑 分析仪采用扁平多路有源探头，在一个探头中含一路时钟通道和多路数据通道。 电子科技大学硕士论文 数据探头由完全相同的多个通道组成。它把输入数据信号转换成二进制形 式，为适应检测不同逻辑系列 （ TTL、 ECU CMOS)数字系统的需

40、要，门限电平有 一个可调范围。探头内高速比较器把被检测信号与门限电平进行比较，以判断信 号的逻辑电平是“1” 还是 “0” 。时钟探头连接到被测系统的时钟上，把这个时 钟送给逻辑状态分析仪作为采样 时钟。 400MHz 逻辑分析仪探头为有源探头，由探头向主机提供 ECL 电平的数字信 号。探头电路的原理结构如图 2-7 所示。 图 2-7 探头电路结构框图 高速逻辑分析仪硬件系统设计 第三章数据采集与存储电路的设计 3.1 高速数据采集通道 由于逻辑分析仪在高速状态分析中，受建立时间和保持时间的制约，其数据 通道的设计至为关键，必须控制数据通道与时钟通道延时时间，以保证数据的正 确性和可靠的采

41、集与存储。数据通道的原理框图如图 3-1。 图 3-1 数据通道原理框图 延迟网络由一片 ECL 到 TTL 转换器 （ MC100E603)和一片 TTL 到 ECL 转 换器（ MC100H600)组成，每片可在 8 通道上提供 3ns 的延时，因此延迟网络 为数据提供了大约 6ns 左右的延时。由图 3-2 可知，状态分析时，锁存时钟 LEN 由外时钟经过沿选择器 （ 异或门 MC100EL07)和时钟选择器（多路选择器 MC100E157)而得，其延时大约5ns,锁存器 （ ECL 到 TTL 转换器 MC100E603) 的建立时间为 1.5ns， 保持时间为 0.8ns。因此数据通道和时钟通道的延时基本一 致，且满足了锁存器的要求。 状态分析时 ， FIFO (先进先出存储器）的写时钟 WCLK 是时钟选择器的输 出经 ECL到 TTL 转换器后再经过一级 TTL 与门 （ 74AHC08)驱动，然后送到 FIFO 的写时钟输入端，因此 WCLK 相对 LEN 的延时约为 7ns。 Firo 采用的是 CYPRESS 公司的 CY7C4271，它为双端口设计，可同时读写 ,其建立时间为 3.5ns， 保持时间为 .5ns。 由此可见，整