可编程逻辑器件PLD.ppt

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1、简介简介可编程逻辑器件可编程逻辑器件PLD概述概述可编程逻辑器件可编程逻辑器件PLD的基本单元的基本单元可编程阵列逻辑可编程阵列逻辑PAL和通用阵列逻辑和通用阵列逻辑GAL高密度可编程逻辑器件高密度可编程逻辑器件HDPLD原理及应用原理及应用现场可编程门阵列现场可编程门阵列FPGA小小 结结可编程只读存储器可编程只读存储器PROMPROM和可编程逻辑阵列和可编程逻辑阵列PLAPLA2021/9/171传统的逻辑系统传统的逻辑系统:当规模增大时当规模增大时 焊点多，可靠性下降；焊点多，可靠性下降；系统规模增加，成本升高；系统规模增加，成本升高；功耗增加；功耗增加；占用空间扩大。占用空间扩大。连接

2、线与点增多连接线与点增多抗干扰下降抗干扰下降2021/9/172半定制半定制标准单元标准单元（Standard Cell）门阵列门阵列（Gate Array）可编程逻辑器件可编程逻辑器件（Programmable Logic Device）近年来近年来PLD从芯片密度、从芯片密度、速度等方面发展迅速，已成为速度等方面发展迅速，已成为一个重要分支。一个重要分支。用户定制用户定制集成电路集成电路ASIC全定制（全定制（Full Custom Design IC）厂商直接做出。厂商直接做出。如：表芯如：表芯厂商做出半成品厂商做出半成品半定制（半定制（Semi-Custom Design IC）202

3、1/9/173 PLD是是70年代发展起来的新型逻辑器件，相继出现了年代发展起来的新型逻辑器件，相继出现了ROM、PROM、PLA、PAL、GAL、EPLD和和FPGA等。等。一、一、PLD的基本结构的基本结构PLD主体主体输入输入电路电路输入信号输入信号互补互补输入输入输出函数输出函数反馈输入信号反馈输入信号 可由或阵列直接输出，可由或阵列直接输出，构成组合；构成组合；通过寄存器输出，通过寄存器输出，构成时序方式输出。构成时序方式输出。可直接可直接输出输出也可反馈到输入也可反馈到输入它们组成结构基本相似如下：它们组成结构基本相似如下：输出既可以是低电平有输出既可以是低电平有效，又可以是高电平

4、有效。效，又可以是高电平有效。输出输出电路电路2021/9/174F2=B+C+D二、二、PLD的逻辑符号表示方法的逻辑符号表示方法1.输入缓冲器表示方法输入缓冲器表示方法AAA2.与门和或门的表示方法与门和或门的表示方法固定连接固定连接编程连接编程连接F1=ABC PLD具有较大的与或阵列，逻辑图具有较大的与或阵列，逻辑图的画法与传统的画法有所不同。的画法与传统的画法有所不同。2021/9/175下图列出了连接的三种特殊情况下图列出了连接的三种特殊情况:1.输入全编程，输出为输入全编程，输出为0。2.也可简单地对应的与门中画叉，因此也可简单地对应的与门中画叉，因此E=D。3.乘积项与任何输入

5、信号都没有接通，相当与门输出为乘积项与任何输入信号都没有接通，相当与门输出为1。2021/9/176 下图给出最简单的下图给出最简单的PROM电路图，右图是左图的简化形式。电路图，右图是左图的简化形式。实现的函数为：实现的函数为：固定连接点固定连接点（与）（与）编程连接点编程连接点（或）（或）2021/9/177三、三、PLD的分类的分类1与阵列固定，或阵列可编程：与阵列固定，或阵列可编程：可编程只读存储器可编程只读存储器PROM或可擦除编程只读存储器或可擦除编程只读存储器EPROM PLD基本结构大致相同，根据与或阵列是否可编程基本结构大致相同，根据与或阵列是否可编程分为三类：分为三类：2与

6、阵列，或阵列均可编程：与阵列，或阵列均可编程：可编程逻辑阵列可编程逻辑阵列PLA3与阵列可编程，或阵列固定：与阵列可编程，或阵列固定：可编程阵列逻辑可编程阵列逻辑PAL、通用阵列逻辑、通用阵列逻辑GAL、高密度、高密度可编程逻辑器件可编程逻辑器件HDPLD2021/9/178ABCBCA0 0 00 0 10 1 01 1 1 连接点连接点编程时，需编程时，需画一个叉。画一个叉。全译码全译码1与阵列固定，或阵列可编程与阵列固定，或阵列可编程2021/9/1792.与、或全编程与、或全编程：代表器件是代表器件是PLA（Programmable Logic Array）。）。在在PLD中，它的灵活

7、性最高。下图给出了中，它的灵活性最高。下图给出了PLA的阵列的阵列结构。结构。由于由于与或阵列均能与或阵列均能编程编程的特点，在实现函的特点，在实现函数时，数时，所需的是简化后所需的是简化后的乘积项之和的乘积项之和，这样阵，这样阵列规模比列规模比PROM小得多。小得多。可编程可编程可编程可编程 不像不像PROM那样与那样与阵列需要全译码。阵列需要全译码。2021/9/17103.与编程、或固定与编程、或固定：代表器件代表器件PAL（Programmable Array Logic）和和GAL（Generic Array Logic）。在这种结构中，或阵列固定若干个乘积项输出。在这种结构中，或阵

8、列固定若干个乘积项输出。每个交叉每个交叉点都可编程。点都可编程。F1 F1为两个为两个乘积项之和。乘积项之和。2021/9/1711四、四、PLD的性能特点的性能特点采用采用PLD设计数字系统和中小规模相比具有如下特点：设计数字系统和中小规模相比具有如下特点：1.减小系统体积：减小系统体积：单片单片PLD有很高的密度，可容纳中有很高的密度，可容纳中小规模集成电路的几片到十几片小规模集成电路的几片到十几片；2.增强逻辑设计的灵活性：增强逻辑设计的灵活性：使用使用PLD器件设计的系统，器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；可以不受标准系列器件在逻辑功能上的限制；3.缩短设计周期：

9、缩短设计周期：由于可编程特性，用由于可编程特性，用PLD设计一个设计一个系统所需时间比传统方式大为缩短系统所需时间比传统方式大为缩短；各种各种PLDPLD的结构特点的结构特点2021/9/1712 4.提提高高系系统统处处理理速速度度：用用PLD与与或或两两级级结结构构实实现现任任何何逻逻辑辑功功能能，比比用用中中小小规规模模器器件件所所需需的的逻逻辑辑级级数数少少。这这不不仅仅简简化化了了系系统设计，而且减少了级间延迟，提高了系统的处理速度；统设计，而且减少了级间延迟，提高了系统的处理速度；7.系系统统具具有有加加密密功功能能：某某些些PLD器器件件，如如GAL或或高高密密度度可可编编程程逻

10、逻辑辑器器件件本本身身具具有有加加密密功功能能。设设计计者者在在设设计计时时选选中中加加密密项项，可可编编程程逻逻辑辑器器件件就就被被加加密密。器器件件的的逻逻辑辑功功能能无无法法被被读读出出，有有效效地防止电路被抄袭。地防止电路被抄袭。5.降低系统成本：降低系统成本：由于由于PLD集成度高，测试与装配的工作量集成度高，测试与装配的工作量大大减少，避免了改变逻辑带来的重新设计和修改，有效地降低大大减少，避免了改变逻辑带来的重新设计和修改，有效地降低了成本；了成本；6.提高系统的可靠性：提高系统的可靠性：用用PLD器件设计的系统减少了芯片数器件设计的系统减少了芯片数量和印制板面积，减少相互间的连

11、线，增加了平均寿命量和印制板面积，减少相互间的连线，增加了平均寿命,提高抗提高抗干扰能力，从而增加了系统的可靠性；干扰能力，从而增加了系统的可靠性；2021/9/1713五、用五、用PLDPLD实现逻辑电路的方法与过程实现逻辑电路的方法与过程 用可编程逻辑器件设计电路需要相应的开发软件平台用可编程逻辑器件设计电路需要相应的开发软件平台和编程器，可编程逻辑器件开发软件和相应的编程器多种和编程器，可编程逻辑器件开发软件和相应的编程器多种多样。多样。可编程逻辑器件设计电路过程如下图所示。可编程逻辑器件设计电路过程如下图所示。电电 路方路方 设案设案 计计设设计计输输入入优优化化电电路路选选择择器器件

12、件编编程程 器时器时 件序件序 功检功检 能查能查 特别是一些较高级的软件平台，一个系统除了方案设特别是一些较高级的软件平台，一个系统除了方案设计和输入电路外，其它功能都可用编程软件自动完成。计和输入电路外，其它功能都可用编程软件自动完成。2021/9/1714编程单元：编程单元：PLD中用来存放数据的基本单元。中用来存放数据的基本单元。非易失性有多种编程单元，其特点是掉电非易失性有多种编程单元，其特点是掉电后信息不会丢失，它一般用于只读存储器。后信息不会丢失，它一般用于只读存储器。易失性单元：易失性单元：这这种种基基本本单单元元采采用用的的是是静静态态随随机机存存储储器器（SRAM）结结构构

13、，其其特特点点是是掉掉电电以以后后信信息息就就要要丢丢失失。现现场场可可编编程程门门阵阵列列（FPGA）采采用用这这种种编程单元。编程单元。非易失性单元：非易失性单元：编编程程单单元元编编程程方方式式一次编程：一次编程：信息一次编程固定好，编程元件是信息一次编程固定好，编程元件是PROM。多次编程：多次编程：用用户户根根据据需需要要将将数数据据储储存存在在编编程程单单元元中中，并并可可以以多多次次写写入入和和擦擦除除，编编程程元元件件是是UV EPROM和和E2PROM等。等。编程单元采用编程单元采用的是的是浮栅技术。浮栅技术。2021/9/1715 A1 A0 Y1 Y2 Y3 Y4 十进制

14、 0 0 0 1 1 0 1 1 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 1 0 1 4 9 一、熔丝型开关一、熔丝型开关二、反熔丝型开关二、反熔丝型开关000 0 0 0111 0 0 1 用高压将PLICE介质击穿。2021/9/1716三、浮栅编程技术三、浮栅编程技术 用浮栅编程技术生产的编程单元是一种能多次改写的用浮栅编程技术生产的编程单元是一种能多次改写的ROM，即已写入的内容可以擦去，也可以重新写入新的内，即已写入的内容可以擦去，也可以重新写入新的内容。容。（一）叠栅型（一）叠栅型（SIMOS）存储单元）存储单元+5V5VGND 开启电开启电压压UT1。2021

15、/9/1717三、浮栅编程技术三、浮栅编程技术 用浮栅编程技术生产的编程单元是一种能多次改写的用浮栅编程技术生产的编程单元是一种能多次改写的ROM，即已写入的内容可以擦去，也可以重新写入新的内，即已写入的内容可以擦去，也可以重新写入新的内容。容。（一）叠栅型（一）叠栅型（SIMOS）存储单元）存储单元25V25VGND2021/9/1718三、浮栅编程技术三、浮栅编程技术 用浮栅编程技术生产的编程单元是一种能多次改写的用浮栅编程技术生产的编程单元是一种能多次改写的ROM，即已写入的内容可以擦去，也可以重新写入新的内，即已写入的内容可以擦去，也可以重新写入新的内容。容。（一）叠栅型（一）叠栅型（

16、SIMOS）存储单元）存储单元+开启电压加大开启电压加大 开启电压开启电压UT22021/9/1719三、浮栅编程技术三、浮栅编程技术 用浮栅编程技术生产的编程单元是一种能多次改写的用浮栅编程技术生产的编程单元是一种能多次改写的ROM，即已写入的内容可以擦去，也可以重新写入新的内，即已写入的内容可以擦去，也可以重新写入新的内容。容。（一）叠栅型（一）叠栅型（SIMOS）存储单元）存储单元-2021/9/1720三、浮栅编程技术三、浮栅编程技术 用浮栅编程技术生产的编程单元是一种能多次改写的用浮栅编程技术生产的编程单元是一种能多次改写的ROM，即已写入的内容可以擦去，也可以重新写入新的内，即已写

17、入的内容可以擦去，也可以重新写入新的内容。容。（一）叠栅型（一）叠栅型（SIMOS）存储单元）存储单元有有112021/9/1721三、浮栅编程技术三、浮栅编程技术 用浮栅编程技术生产的编程单元是一种能多次改写的用浮栅编程技术生产的编程单元是一种能多次改写的ROM，即已写入的内容可以擦去，也可以重新写入新的内，即已写入的内容可以擦去，也可以重新写入新的内容。容。（一）叠栅型（一）叠栅型（SIMOS）存储单元）存储单元2021/9/1722三、浮栅编程技术三、浮栅编程技术 用浮栅编程技术生产的编程单元是一种能多次改写的用浮栅编程技术生产的编程单元是一种能多次改写的ROM，即已写入的内容可以擦去，

18、也可以重新写入新的内，即已写入的内容可以擦去，也可以重新写入新的内容。容。（一）叠栅型（一）叠栅型（SIMOS）存储单元）存储单元12021/9/1723三、浮栅编程技术三、浮栅编程技术 用浮栅编程技术生产的编程单元是一种能多次改写的用浮栅编程技术生产的编程单元是一种能多次改写的ROM，即已写入的内容可以擦去，也可以重新写入新的内，即已写入的内容可以擦去，也可以重新写入新的内容。容。（一）叠栅型（一）叠栅型（SIMOS）存储单元）存储单元无无112021/9/1724三、浮栅编程技术三、浮栅编程技术 用浮栅编程技术生产的编程单元是一种能多次改写的用浮栅编程技术生产的编程单元是一种能多次改写的R

19、OM，即已写入的内容可以擦去，也可以重新写入新的内，即已写入的内容可以擦去，也可以重新写入新的内容。容。（一）叠栅型（一）叠栅型（SIMOS）存储单元）存储单元02021/9/1725问题：浮栅上的电荷无放电通路，没法泄漏。问题：浮栅上的电荷无放电通路，没法泄漏。用用紫紫外外线线照照射射芯芯片片上上的的玻玻璃璃窗窗，则则形形成成光光电电电电流流，把把栅栅极极电电子子带带回回到到多多晶晶硅硅衬衬底底，SIMOS管管恢恢复复到初始的导通状态。到初始的导通状态。2021/9/1726（二）隧道型（二）隧道型（FLOTOX）储存单元）储存单元 前前面面研研究究的的可可擦擦写写存存储储器器的的缺缺点点是

20、是擦擦除除已已存存入入的的信信息息必必须须用用紫紫外外光光照照射射一一定定的的时时间间，因因此此不不能能用用于于快快速速改改变变储储存存信信息的场合。息的场合。隧隧道道型型储储存存单单元元制制成成的的存存储储器器克克服服了了这这一一缺缺点点，它它称称为为电电可可改改写写只只读读存存储储器器E2PROM，即即电电擦擦除除、电电编编程程的的只只读读存储器。存储器。2021/9/1727面积大面积大 FLOTOX管的结构剖面示意图如图所示。管的结构剖面示意图如图所示。它与叠栅型管的不同在于浮栅延长区与漏区它与叠栅型管的不同在于浮栅延长区与漏区N 之间的交之间的交叠处有一个厚度约为叠处有一个厚度约为8

21、0 m的薄绝缘层。的薄绝缘层。隧道隧道80m 擦除浮栅擦除浮栅电荷时，电荷时，G加加5V，D接接25V。向浮栅写入向浮栅写入电荷时，电荷时，G加加25V，D接接GND。（二）隧道型（二）隧道型（FLOTOX）储存单元）储存单元2021/9/1728（三）快闪型（三）快闪型（Flash）存储单元）存储单元 快闪存储单元又称为快闪存储单元又称为快擦快写快擦快写存储单元存储单元，右图是闪速存储单元剖，右图是闪速存储单元剖面图。面图。快闪存储单元去掉了隧道型存储单快闪存储单元去掉了隧道型存储单元的选择管，它不像元的选择管，它不像E2PROM那样那样一次只能擦除一个字，而是可以用一次只能擦除一个字，而是

22、可以用一个信号，在几毫秒内擦除一大区一个信号，在几毫秒内擦除一大区段。段。因此，快闪存储单元比隧道型存储单元的芯片结构更简因此，快闪存储单元比隧道型存储单元的芯片结构更简单、更有效，使用快闪存储单元制成的单、更有效，使用快闪存储单元制成的PLD器件密度更高。器件密度更高。2021/9/1729 Flash工作原理类似于叠栅型工作原理类似于叠栅型存储单元，但有两点不同之处：存储单元，但有两点不同之处：1.快闪存储单元源极的区域快闪存储单元源极的区域 Sn+大于漏极的区域大于漏极的区域 Dn+，两区域不是对称的，使浮栅上的电子进行分级双扩散，电子两区域不是对称的，使浮栅上的电子进行分级双扩散，电子

23、扩散的速度远远大于叠栅型存储单元；扩散的速度远远大于叠栅型存储单元；2.叠栅存储单元的浮栅到叠栅存储单元的浮栅到P型衬底间的氧化物层约型衬底间的氧化物层约200埃左埃左右，而闪速存储单元的氧化物层更薄，约为右，而闪速存储单元的氧化物层更薄，约为100埃。埃。N+N+（三）快闪型（三）快闪型（Flash）存储单元）存储单元2021/9/1730（四）六管静态存储单元（四）六管静态存储单元 闪速存储单元的可再编程能力约为闪速存储单元的可再编程能力约为10万次左右，但还是不万次左右，但还是不及及SRAM那样有无限制的再编程能力，以那样有无限制的再编程能力，以SRAM为存储单元的为存储单元的现场可编程

24、门阵列（现场可编程门阵列（FPGA）可以实现无限次从一种运行逻辑）可以实现无限次从一种运行逻辑转换到另一种运行逻辑的功能。转换到另一种运行逻辑的功能。下图是下图是SRAM六管存储单元，由两个具有有源下拉六管存储单元，由两个具有有源下拉n沟道晶沟道晶体管和有源上拉体管和有源上拉p沟道晶体管交互耦合的倒相器组成。沟道晶体管交互耦合的倒相器组成。高和低电平是用具有高和低电平是用具有分别到电源分别到电源UCC和地和地GND的低阻抗通道的有源器件的低阻抗通道的有源器件定义的两个电平。定义的两个电平。D1、D2为两个传输为两个传输NMOS管，其栅极接到管，其栅极接到字线，源极分别接到两字线，源极分别接到两

25、条互补的位线上，起传条互补的位线上，起传输作用。输作用。2021/9/1731一、可编程只读存储器一、可编程只读存储器PROMPROM PROM的结构是的结构是与阵列固定与阵列固定、或阵列可编程或阵列可编程的的PLD器件。器件。对于有大量输入信号的对于有大量输入信号的PROM，比较，比较适合作为存储器适合作为存储器来存放来存放数据，它在计算机系统和数据自动控制等方面起着重要的作数据，它在计算机系统和数据自动控制等方面起着重要的作用。用。例例1 1：下图是一个下图是一个8（字线）（字线）4（数据）的存储器数据阵列图。（数据）的存储器数据阵列图。对于较少的输入信号组成的与阵列固定、或阵列可编程对于

26、较少的输入信号组成的与阵列固定、或阵列可编程的器件中，也可以很方便地的器件中，也可以很方便地实现任意组合逻辑函数实现任意组合逻辑函数。2021/9/17323线线-8线译码器线译码器84存储单元矩阵存储单元矩阵输出缓冲器输出缓冲器地址码输入端地址码输入端数据输出端数据输出端字线字线 由地址译码器选中不同的字线，被选中字线上的四位数由地址译码器选中不同的字线，被选中字线上的四位数据通过输出缓冲器输出。据通过输出缓冲器输出。如当地址码如当地址码A2A1A0000时，通过地址译码器，使字线时，通过地址译码器，使字线P01，将字线，将字线P0上的存储单元存储的数据上的存储单元存储的数据0000输出，即

27、输出，即D0D30000。将左图地址扩展成将左图地址扩展成n条地条地址线，址线，n位地址码可寻址位地址码可寻址2n个个信息单元，产生字线为信息单元，产生字线为2n条，条，其输出若是其输出若是m位，则存储器的位，则存储器的总容量为总容量为2nm位。位。00010 0 0 02021/9/1733 EPROM有各种类型的产品，下图是紫外线擦除、电可编程有各种类型的产品，下图是紫外线擦除、电可编程的的EPROM2716器件逻辑框图和引脚图。器件逻辑框图和引脚图。EPROM2716是是2118位可改位可改写存储器，有写存储器，有11位地址线位地址线A0A10，产生字线为，产生字线为2048条，条，D7

28、D0是是8位数据输出位数据输出/输入线，编程输入线，编程或读操作时，数据由此输入或输或读操作时，数据由此输入或输出。出。CS为片选控制信号，是低电为片选控制信号，是低电平有效。平有效。OE/PGM为读出为读出/写入控制端低写入控制端低电平时输出有效，高电平进行编程，电平时输出有效，高电平进行编程，写入数据。写入数据。2021/9/1734 若当若当EPROM2716的容量不能满足使用要求，且仅有的容量不能满足使用要求，且仅有2716芯芯片时，可用多片并联来扩展地址线和数据线。下图是将片时，可用多片并联来扩展地址线和数据线。下图是将2片片2716扩展成扩展成204816的数据的连接示意图。的数据

29、的连接示意图。两片的数据线两片的数据线排列成排列成D0D15其余线全部并联其余线全部并联2021/9/1735从组合电路角度来看从组合电路角度来看:例例2：试用适当容量的：试用适当容量的PROM实现两个两位二进制数比较的比较器。实现两个两位二进制数比较的比较器。（1）两个两位二进制数分别为）两个两位二进制数分别为A1A0和和B1B0，当，当A1A0大于大于B1B0时，时，F11，A1A0等于等于B1B0时，时，F21，A1A0小于小于B1B0时，时，F31，下表给出了两位二进制数比较结果的输入输出对照表。，下表给出了两位二进制数比较结果的输入输出对照表。输入地址信号为电路的输入逻辑变量输入地址

30、信号为电路的输入逻辑变量 存储矩阵为或阵列把存储矩阵为或阵列把乘积项组合成乘积项组合成m个逻辑函个逻辑函数输出。数输出。地址译码器产生地址译码器产生2n个字线为固定与阵列产生个字线为固定与阵列产生2n个乘积项个乘积项2021/9/1736 由由此此可可写写出出输输出出逻逻辑辑函函数的最小项表达式为：数的最小项表达式为：F1 m（4,8,9,12,13,14）F2 m（0,5,10,15）F3 m（1,2,3,6,7,11）（2）把）把A1A0和和B1B0作为作为PROM的输入信号，的输入信号，F1、F2和和F3为或阵列的输出，下图是用为或阵列的输出，下图是用PROM实现比较器的阵列图。实现比较

31、器的阵列图。2021/9/1737 （3）选用）选用PROM的容量的容量163位可满足要求。位可满足要求。可见，以可见，以PROM实现简实现简单的组合逻辑电路函数是很单的组合逻辑电路函数是很方便的。方便的。实际上，大多数组合逻辑函数的最小项不超过实际上，大多数组合逻辑函数的最小项不超过40个，使得个，使得PROM芯片的面积利用率不高，功耗增加。芯片的面积利用率不高，功耗增加。一般一般PROM输入地址线输入地址线较多，容量也较大，又因为较多，容量也较大，又因为PROM的与阵列固定，必须的与阵列固定，必须进行全译码，产生全部的最进行全译码，产生全部的最小项。小项。4个地个地址进行全址进行全译码，产

32、译码，产生生16个乘个乘积项。积项。0.16 3个个输出产输出产生生3个乘个乘积项之积项之和函数。和函数。为解决这一问题，考虑与阵列也设计成可编程形式来实现为解决这一问题，考虑与阵列也设计成可编程形式来实现组合逻辑，由这一设想发明了可编程逻辑阵列组合逻辑，由这一设想发明了可编程逻辑阵列（PLA）。2021/9/1738二、可编程逻辑阵列二、可编程逻辑阵列PLAPLA可编程逻辑阵列可编程逻辑阵列PLA和和PROM相比之下，有如下特点：相比之下，有如下特点：（一）（一）PROM是与阵列固定、或阵列可编程，而是与阵列固定、或阵列可编程，而PLA是与是与和或阵列全可编程；和或阵列全可编程；（二）（二）

33、PROM与阵列是全译码的形式，而与阵列是全译码的形式，而PLA是根据需要是根据需要产生乘积项，从而减小了阵列的规模；产生乘积项，从而减小了阵列的规模；（三）（三）PROM实现的逻辑函数采用最小项表达式来描述。实现的逻辑函数采用最小项表达式来描述。而用而用PLA实现逻辑函数时，运用简化后的最简与或式；实现逻辑函数时，运用简化后的最简与或式；（四）在（四）在PLA中，对多输入、多输出的逻辑函数可以利用中，对多输入、多输出的逻辑函数可以利用公共的与项，因而提高了阵列的利用率。公共的与项，因而提高了阵列的利用率。2021/9/1739例例3:3:试用试用PLA实现四位自然二进制码转换成四位格雷码。实现

34、四位自然二进制码转换成四位格雷码。（1）设四位自然二进制码为）设四位自然二进制码为B3B2B1B0，四位格雷码，四位格雷码为为G3G2G1G0，其对应的真值表如下表所示。，其对应的真值表如下表所示。NB3 B2 B1 B0G3 G2 G1 G001234567891011121314150 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10

35、1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0 根据表列出逻辑函数并根据表列出逻辑函数并简化，得最简输出表达式如简化，得最简输出表达式如下：下：2021/9/1740 （2）转换器有四个输入信号，化简后需用到）转换器有四个输入信号，化简后需用到7个不同的乘积个不同的乘积项，组成项，组成4 个输出函数，故选用四输入的个输出函数，故选用四输入的74PLA实现，下图是四实现，下图是四位自然二进制码转换为四位格雷码转换器位自然二进制码转换为四位格雷码转换器PLA阵列图。阵列图。右图仅用了七个乘积项，比右图仅用了七

36、个乘积项，比PROM全译码少用全译码少用9个，个，实现的逻辑功能是一样的。从而降低了芯片的面积，提高实现的逻辑功能是一样的。从而降低了芯片的面积，提高了芯片的利用率，所以用它来实现多输入、多输出的复杂了芯片的利用率，所以用它来实现多输入、多输出的复杂逻辑函数较逻辑函数较PROM有优越之处。有优越之处。PLA除除了了能能实实现现各各种种组组合合电电路路外外，还还可可以以在在或或阵阵列列之之后后接入触发器组，作为反馈输入信号，实现时序逻辑电路。接入触发器组，作为反馈输入信号，实现时序逻辑电路。4个输出与阵列与阵列或阵列或阵列四个自然二四个自然二进制码输入进制码输入 七个乘积项七个乘积项2021/9

37、/1741例例5：PLA和和D触发器组成的同步时序电路如图所示，要求：触发器组成的同步时序电路如图所示，要求：（1）写出电路的驱动方程、输出方程。）写出电路的驱动方程、输出方程。（2）分析电路功能，画出电路的状态转换图。）分析电路功能，画出电路的状态转换图。D Q0 Q0D Q1 Q1D Q2 Q2QCCCP解：（解：（1）根据根据PLA与或与或阵列的输入阵列的输入/输出关系，输出关系，可直接得到各触发器的可直接得到各触发器的激励方程及输出方程：激励方程及输出方程：D0=Q0+Q1Q0 D1=Q1Q0+Q1Q0D2=Q0 Q2+Q2Q0QCC=Q0 Q1Q2+Q0 Q1 Q2D0=Q0+Q1Q

38、0D02021/9/1742（2）先设定电路的状态，根据触发器的激励方程和输出方程，）先设定电路的状态，根据触发器的激励方程和输出方程，可列出下表所示的电路状态转换表。可列出下表所示的电路状态转换表。Q2 Q1 Q0D2 D1 D0Q2n+1Q1n+1Q0n+1QCC0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 10 1 11 0 10 1 00 0 11 1 10 0 11 1 01 0 10 1 11 0 10 1 00 0 11 1 10 0 11 1 010000010根据状态转换表，画出下图所示的电路状态转换图。根据状态转换表，画出下图所示的

39、电路状态转换图。000101111110001011010100 该电路是能够自该电路是能够自启动的同步六进制计启动的同步六进制计数器。数器。2021/9/1743 从以上设计可知，用从以上设计可知，用PLA设计电路具有节省设计电路具有节省存储单元等等优点。存储单元等等优点。但是由于但是由于PLA制作工艺复杂，并且不具备优制作工艺复杂，并且不具备优秀的软件开发工具的支持，使得秀的软件开发工具的支持，使得PLA的性能价格的性能价格比不理想，使其发展受到限制。比不理想，使其发展受到限制。以后科技工作者发明了性能价格比更加良好以后科技工作者发明了性能价格比更加良好的器件可编程阵列逻辑（的器件可编程阵

40、列逻辑（PAL）。）。2021/9/1744一、可编程阵列逻辑一、可编程阵列逻辑PALPAL PAL采用双极型熔丝工艺，工作速度较高。采用双极型熔丝工艺，工作速度较高。（一）（一）PAL的基本结构的基本结构 PAL器件的输入、输出结构以及输入、输出的数目是由集器件的输入、输出结构以及输入、输出的数目是由集成电路制造商根据实际设计情况大致估计确定。成电路制造商根据实际设计情况大致估计确定。PAL器件的型器件的型号很多，它的典型输出结构通常有四种，其余的结构是在这四号很多，它的典型输出结构通常有四种，其余的结构是在这四种结构基础上变形而来。种结构基础上变形而来。PAL的结构是与阵列可编程和或阵列固

41、定，这种结构为大的结构是与阵列可编程和或阵列固定，这种结构为大多数逻辑函数提供了较高级的性能，为多数逻辑函数提供了较高级的性能，为PLD进一步的发展奠定进一步的发展奠定了基础。了基础。2021/9/17451.专用输出基本门阵列结构专用输出基本门阵列结构 四个乘积项通过四个乘积项通过或非门低电平输出。或非门低电平输出。如输出采用或门，为高电平有如输出采用或门，为高电平有效效PAL器件。器件。若采用互补输出的或门，为互若采用互补输出的或门，为互补输出器件。补输出器件。输入信号输入信号四个乘积项四个乘积项I I一个输入一个输入2021/9/17462.可编程可编程I/O输出结构输出结构两个输入，一

42、个来自外部两个输入，一个来自外部I，另一来自反馈，另一来自反馈I/O。当最上面的乘积项为高电平时，三当最上面的乘积项为高电平时，三态门开通，态门开通，I/O可作为输出或反馈；乘积可作为输出或反馈；乘积项为低电平时，三态门关断，作为输入。项为低电平时，三态门关断，作为输入。8个乘积项个乘积项2021/9/17473.寄存器型输出结构：也称作时序结构，如下图所示。寄存器型输出结构：也称作时序结构，如下图所示。8个乘积项个乘积项 或门输出通过或门输出通过D触发器，触发器，在在CP的上升沿时到达输出。的上升沿时到达输出。触发器的触发器的Q端端通过三态缓冲器通过三态缓冲器送到输出引脚。送到输出引脚。触发

43、器的反相端反馈触发器的反相端反馈回与阵列，作为输入参与回与阵列，作为输入参与更复杂的时序逻辑运算。更复杂的时序逻辑运算。CP和使能是和使能是PAL的公共端的公共端2021/9/17484.带异或门的寄存器型输出结构带异或门的寄存器型输出结构增加了一个异或门增加了一个异或门 把乘积项分割把乘积项分割成两个和项。成两个和项。两个和项异或之后，在时钟两个和项异或之后，在时钟上升沿到来时存入触发器内。上升沿到来时存入触发器内。有些有些PAL器件是由数个同一结构类型组成，有的则是由不同器件是由数个同一结构类型组成，有的则是由不同类型结构混合组成。类型结构混合组成。如由如由8个寄存器型输出结构组成的个寄存

44、器型输出结构组成的PAL器件命名为器件命名为PAL16R8，由，由8个可编程个可编程I/O结构组成的结构组成的PAL器件则命名为器件则命名为PAL16L8。2021/9/1749（二）（二）PAL16L8的使用的使用 应用应用PAL16L8设计组合逻辑电路，主要步骤是将输出和激设计组合逻辑电路，主要步骤是将输出和激励写成最简与或表达式，然后确定励写成最简与或表达式，然后确定PAL16L8的引脚和编程。的引脚和编程。目目前前能能够够支支持持PAL的的编编程程软软件件已已相相当当成成熟熟，芯芯片片应应用用也也很很普普及及，但但是是由由于于其其集集成成密密度度不不高高、编编程程不不够够灵灵活活，且且

45、只只能能一一次次编程，很难胜任功能较复杂的电路与系统。编程，很难胜任功能较复杂的电路与系统。二、通用阵列逻辑二、通用阵列逻辑GALGAL器件器件 采用采用E2CMOS工艺和灵活的输出结构，有电擦写反复编程的工艺和灵活的输出结构，有电擦写反复编程的特性。特性。与与PAL相比，相比，GAL的输出结构配置了可以任意组态的输出逻的输出结构配置了可以任意组态的输出逻辑宏单元辑宏单元OLMC（Output Logic Macro Cell）。）。2021/9/1750GAL和和PAL在结构上的区别见下图：在结构上的区别见下图：PAL结构GAL结构 适当地适当地为为OLMC进进行编程，行编程，GAL就可以就

46、可以在功能上代在功能上代替前面讨论替前面讨论过的过的PAL各各种类型及其种类型及其派生类型。派生类型。2021/9/1751（一）（一）GAL器件结构和特点器件结构和特点 GAL器件型号定义和器件型号定义和PAL一样根据输入输出的数量来确定，一样根据输入输出的数量来确定，GAL16V8中的中的16表示阵列的输入端数量，表示阵列的输入端数量，8表示输出端数量，表示输出端数量，V则表示输出形式可以改变的普通型。则表示输出形式可以改变的普通型。1.GAL16V8的基本结构的基本结构8个输入缓冲器个输入缓冲器8个反馈缓冲器个反馈缓冲器一个共用时钟一个共用时钟CLK8个输出缓冲器个输出缓冲器8个个OLM

47、C2021/9/17522.GAL输出逻辑宏单元输出逻辑宏单元OLMC的组成的组成 输出逻辑宏单元输出逻辑宏单元OLMC 由或门、异或门、由或门、异或门、D触发器、多路选触发器、多路选择器择器MUX、时钟控制、使能控制和编程元件等组成，如下图：、时钟控制、使能控制和编程元件等组成，如下图：组合输出组合输出时序输出时序输出2021/9/17533.输出逻辑宏单元输出逻辑宏单元OLMC组态组态 输出逻辑宏单元由对输出逻辑宏单元由对AC1(n)和和AC0进行编程决定进行编程决定PTMUX、TSMUX、OMUX和和FMUX的输出，共有的输出，共有5种基本组态：种基本组态：专用输入组态、专用输出组态、复

48、合输入专用输入组态、专用输出组态、复合输入/输出组态、寄输出组态、寄存器组态和寄存器组合存器组态和寄存器组合I/O组态。组态。8个宏单元可以处于相同的个宏单元可以处于相同的组态，或者有选择地处于不同组态。组态，或者有选择地处于不同组态。(1)专用输入组态专用输入组态：I/O可以作为输入端，提供可以作为输入端，提供给相邻的逻辑宏单元。给相邻的逻辑宏单元。本级输入信号却来自本级输入信号却来自另一相邻宏单元。另一相邻宏单元。此时此时AC1(n)1，AC00，使，使TSMUX输出为输出为0，三，三态输出缓冲器的输出呈现态输出缓冲器的输出呈现高电阻，本单元输出功能高电阻，本单元输出功能被禁止。被禁止。0

49、 12021/9/1754(2)专用输出组态：专用输出组态：本单元的反馈信本单元的反馈信号和相邻单元的信号号和相邻单元的信号都被阻断。都被阻断。异或门的输出不经过异或门的输出不经过D触发器，直接由处于使能触发器，直接由处于使能状态的三态门输出。状态的三态门输出。通过编程，使第一通过编程，使第一条乘积项经过乘积项数条乘积项经过乘积项数据选择器作为或门的输据选择器作为或门的输入。入。AC1(n)0，AC00，四路反馈数据选择，四路反馈数据选择器器FMUX输出接在低输出接在低电平。电平。2021/9/1755（3）寄存器组态：当）寄存器组态：当AC1(n)0，AC01时，如下图所示。时，如下图所示。

50、或门的输入有或门的输入有8个乘积项。个乘积项。此时此时OMUX选选中触发器的同相输中触发器的同相输出出Q端作为输出信号。端作为输出信号。反馈输入信号来自反馈输入信号来自D触发器的反相端。触发器的反相端。OE、CLK作为输作为输出缓冲器的使能信号出缓冲器的使能信号和时钟，为公共端。和时钟，为公共端。2021/9/17564.GAL是继是继PAL之后具有较高性能的之后具有较高性能的PLD，和，和PAL相比，具有以相比，具有以 下特点：下特点：(1)有较高的通用性和灵活性：有较高的通用性和灵活性：它的每个逻辑宏单元可以根据它的每个逻辑宏单元可以根据 需要任意组态，既可实现组合电路，又可实现时序电路。