第9章可编程逻辑器件(PLD).ppt

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1、第第9章章 可编程逻辑器件（可编程逻辑器件（PLD）可编程逻辑器件可编程逻辑器件PLDPLD概述概述可编程逻辑器件可编程逻辑器件PLDPLD的基本单元的基本单元可编程只读存储可编程只读存储PROMPROM和可编程逻辑阵列和可编程逻辑阵列PLAPLA可编程逻辑可编程逻辑PALPAL和通用逻辑阵列和通用逻辑阵列GALGAL高密度可编程逻辑器件高密度可编程逻辑器件HDPLD原理及应用原理及应用现场可编程门阵列现场可编程门阵列FPGA随机存取存储器（随机存取存储器（SRAM）是是由由编编程程来来确确定定其其逻逻辑辑功功能能的的器器件件，Programmable Logical Device，简简称称

2、PLD。是大规模集成电路技术的飞速发展与CAD、CAM和CAT相结合的一种产物,是数字逻辑电路向着超高集成度、超低功耗、超小型封装和专用化方向发展并采用“阵列逻辑”技术生产的器件。是数字系统设计的主要硬件基础。2021/9/171PLD是是70年代发展起来的新型逻辑器件，相继出现了年代发展起来的新型逻辑器件，相继出现了ROM、PROM、PLA、PAL、GAL和和FPGA等，它们组成基本相似。等，它们组成基本相似。一、一、PLD的基本结构的基本结构与与阵列阵列或或阵列阵列乘积项乘积项和项和项PLD主体主体输入输入控制控制电路电路输入信号输入信号互补互补输入输入输出输出控制控制电路电路输出函数输出

3、函数反馈输入信号反馈输入信号通过三态门、寄存器直通过三态门、寄存器直接输出或反馈至输入端接输出或反馈至输入端2021/9/172二、可编程逻辑器件的基本结构二、可编程逻辑器件的基本结构PLD 的的 基基 本本 结结 构构 图图输输入入电电路路与与阵阵列列输输出出电电路路或或阵阵列列输输入入项项乘乘积积项项或或项项输输入入输输出出一、可编程逻辑器件的基本结构一、可编程逻辑器件的基本结构 输入缓冲电路用输入缓冲电路用以产生输入变量的原以产生输入变量的原变量和反变量，并提变量和反变量，并提供足够的驱动能力。供足够的驱动能力。输入缓冲电路输入缓冲电路(a)一般画法一般画法 (b)PLD 中的习惯画法中

4、的习惯画法(a)(b)AAAAAA2021/9/173 由多个多输由多个多输入与门组成，用入与门组成，用以产生输入变量以产生输入变量的各乘积项。的各乘积项。例例如如 CABCCABBAW7=ABCABCW0=与阵列与阵列PLD 的的 基基 本本 结结 构构 图图输输入入电电路路与与阵阵列列输输出出电电路路或或阵阵列列输输入入项项乘乘积积项项或或项项输输入入输输出出一、可编程逻辑器件的基本结构一、可编程逻辑器件的基本结构2021/9/174 由多个多输由多个多输入与门组成，用入与门组成，用以产生输入变量以产生输入变量的各乘积项。的各乘积项。PLD 的的 基基 本本 结结 构构 图图输输入入电电路

5、路与与阵阵列列输输出出电电路路或或阵阵列列输输入入项项乘乘积积项项或或项项输输入入输输出出CABCCABBAW7=ABCABCW0=与阵列的与阵列的PLD 习惯画法习惯画法一、可编程逻辑器件的基本结构一、可编程逻辑器件的基本结构2021/9/175由图可得由图可得 Y1=ABC+ABC+ABC Y2=ABC+ABC Y3=ABC+ABC例例如如 ABCY3Y2Y1与阵列与阵列或阵列或阵列PLD 的的 基基 本本 结结 构构 图图输输入入电电路路与与阵阵列列输输出出电电路路或或阵阵列列输输入入项项乘乘积积项项或或项项输输入入输输出出 由多个多输由多个多输入或门组成，用入或门组成，用以产生或项，即

6、以产生或项，即将输入的某些乘将输入的某些乘积项相加。积项相加。一、可编程逻辑器件的基本结构一、可编程逻辑器件的基本结构2021/9/176 由由 PLD 结构可知，从输出端可得到输入变结构可知，从输出端可得到输入变量的乘积项之和，因此可实现任何组合逻辑函数。量的乘积项之和，因此可实现任何组合逻辑函数。再配以触发器，就可实现时序逻辑函数。再配以触发器，就可实现时序逻辑函数。PLD 的的 基基 本本 结结 构构 图图输输入入电电路路与与阵阵列列输输出出电电路路或或阵阵列列输输入入项项乘乘积积项项或或项项输输入入输输出出 PLD 的输出电路因器件的不同而有所不同，但的输出电路因器件的不同而有所不同，

7、但总体可分为固定输出和可组态输出两大类。总体可分为固定输出和可组态输出两大类。一、可编程逻辑器件的基本结构一、可编程逻辑器件的基本结构2021/9/177二、二、PLDPLD的逻辑符号表示方法的逻辑符号表示方法1.输入缓冲器表示方法输入缓冲器表示方法AAA2.与门和或门的表示方法与门和或门的表示方法A B C DF1固定连接固定连接编程连接编程连接F1=ABCA B C DF2F2=B+C+DPLD具有较大的与或阵列，逻辑图的具有较大的与或阵列，逻辑图的画法与传统的画法有所不同画法与传统的画法有所不同2021/9/178下图列出了连接的三种特殊情况下图列出了连接的三种特殊情况:1.输入全编程，

8、输出为输入全编程，输出为0。2.也可简单地对应的与门中画叉，因此也可简单地对应的与门中画叉，因此E=D。3.乘积项与任何输入信号都没有接通，相当与门输出为乘积项与任何输入信号都没有接通，相当与门输出为1。2021/9/179下图给出最简单的下图给出最简单的PROM电路图，右图是左图的简化形式。电路图，右图是左图的简化形式。实现的函数为：实现的函数为：固定连接点（与）固定连接点（与）编程连接点（或）编程连接点（或）2021/9/1710PLD 器件中连接的习惯画法器件中连接的习惯画法固定连接固定连接 可编程连接可编程连接 断开连接断开连接PLD 中与门和或门的习惯画法中与门和或门的习惯画法(a)

9、(b)YCABCBAACBYYYCBA12021/9/1711通常简称通常简称HDPLD FPGA主要优点：速度快，实现数据处理能力强；主要优点：速度快，实现数据处理能力强；阵列型阵列型 HDPLD主要优点：容量大，实现逻辑控制的能力强。主要优点：容量大，实现逻辑控制的能力强。低密度低密度 PLD 高密度高密度 PLD(即即 High Density PLD，简简 称称HDPLD)阵列型阵列型 HDPLD 现场可编程门阵列现场可编程门阵列HDPLD 集成度集成度 1000门的门的PLD称为称为HDPLD(一一)按集成密度分类按集成密度分类 Field Programmable Gate Arr

10、ay，简称简称 FPGA。PROM、PLA、PAL 和和 GAL 均属低密度均属低密度 PLD。三、可编程逻辑器件的类型三、可编程逻辑器件的类型2021/9/1712 ISP 器件由于密度和性能持续提高，价格持器件由于密度和性能持续提高，价格持续降低，开发工具不断完善，因此正得到越来越续降低，开发工具不断完善，因此正得到越来越广泛的应用广泛的应用。在系统可编程逻辑器件在系统可编程逻辑器件普通普通 PLD 普通普通 PLD 需要使用编程器进行编程，需要使用编程器进行编程，而而 ISP 器件不需要编程器。器件不需要编程器。(二二)按编程方式分类按编程方式分类即即 In-System Program

11、mable PLD (简称简称 ispPLD)2021/9/1713 (三三)按可编程部位分类按可编程部位分类类型类型与阵列与阵列 或阵列或阵列 输出电路输出电路PROM(即可编程即可编程 ROM)固定固定可编程可编程固定固定PLA(即即 ProgrammableLogic Array，可编程逻辑阵列可编程逻辑阵列)可编程可编程 可编程可编程固定固定PAL(即即 ProgrammableArray Logic，可编程阵列逻辑可编程阵列逻辑)可编程可编程固定固定固定固定GAL(即即Genetic Array Logic，通用阵列逻辑通用阵列逻辑)可编程可编程固定固定可组态可组态 PROM、PAL

12、 和和 GAL 只有一种阵列可编程，只有一种阵列可编程，称为半场可编程逻辑器件，称为半场可编程逻辑器件，PLA 的与阵列和或阵的与阵列和或阵列均可编程，称为全场可编程逻辑器件。列均可编程，称为全场可编程逻辑器件。目前多用目前多用 GAL。因为因为 GAL 可重复编程、工作速度高、可重复编程、工作速度高、价格低、具有强大的编程工具和软件支撑，并且用可编程的价格低、具有强大的编程工具和软件支撑，并且用可编程的输出逻辑宏单元输出逻辑宏单元取代了固定输出电路，因而功能更强。取代了固定输出电路，因而功能更强。2021/9/1714四、四、PLD的性能特点的性能特点采用采用PLD设计数字系统具有如下特点：

13、设计数字系统具有如下特点：1.减小系统体积：减小系统体积：单片单片PLD有很高的密度，可容纳中有很高的密度，可容纳中小规模集成电路的几倍到十几倍小规模集成电路的几倍到十几倍，2.增强逻辑设计的灵活性：增强逻辑设计的灵活性：使用使用PLD器件设计的系统，器件设计的系统，可以不受标准系列器件在逻辑功能上的限制。可以不受标准系列器件在逻辑功能上的限制。3.缩短设计周期：缩短设计周期：由于有可编程特性，用由于有可编程特性，用PLD设计一个设计一个系统所需时间比传统方式大为缩短系统所需时间比传统方式大为缩短。2021/9/1715 4.提提高高系系统统处处理理速速度度：用用PLD与与或或两两级级结结构构

14、实实现现任任何何逻逻辑辑功功能能，比比用用中中小小规规模模器器件件所所需需的的逻逻辑辑级级数数少少。这这不不仅仅简简化化了了系系统统设计，而且减少了级间延迟，提高了系统的处理速度。设计，而且减少了级间延迟，提高了系统的处理速度。7.系系统统具具有有加加密密功功能能：某某些些PLD器器件件，如如GAL或或高高密密度度可可编编程程逻逻辑辑器器件件本本身身具具有有加加密密功功能能。设设计计者者在在设设计计时时选选中中加加密密项项，可可编编程程逻逻辑辑器器件件就就被被加加密密，器器件件的的逻逻辑辑功功能能无无法法被被读读出出，有有效效地防止逻辑系统被抄袭。地防止逻辑系统被抄袭。5.降低系统成本：降低系

15、统成本：由于由于PLD集成度高，测试与装配的量大大集成度高，测试与装配的量大大减少，避免了改变逻辑带来的重新设计和修改，有效地降低了成减少，避免了改变逻辑带来的重新设计和修改，有效地降低了成本。本。6.提提高高系系统统的的可可靠靠性性：用用PLD器器件件设设计计的的系系统统减减少少了了芯芯片片和和印印制制板板数数量量，增增加加了了平平均均寿寿命命,减减少少相相互互间间的的连连线线，提提高高抗抗干干扰扰能力，从而增加了系统的可靠性。能力，从而增加了系统的可靠性。2021/9/1716五、用五、用PLD实现逻辑电路的方法与过程实现逻辑电路的方法与过程 用可编程逻辑器件来设计电路需要相应的开发软件平

16、用可编程逻辑器件来设计电路需要相应的开发软件平台和编程器，可编程逻辑器件开发软件和相应的编程器多台和编程器，可编程逻辑器件开发软件和相应的编程器多种多样。种多样。可编程逻辑器件设计电路过程如下图所示可编程逻辑器件设计电路过程如下图所示 电电 路方路方 设案设案 计计设设计计输输入入优优化化电电路路选选择择器器件件编编程程器件器件功能功能时序时序检查检查 特别是一些较高级的软件平台，一个系统除了方案特别是一些较高级的软件平台，一个系统除了方案设计和输入电路外，其它功能都可用编程软件自动完成。设计和输入电路外，其它功能都可用编程软件自动完成。2021/9/1717编程单元：编程单元：PLD中用来存

17、放数据的基本单元中用来存放数据的基本单元非非易易失失性性有有多多种种编编程程单单元元，其其特特点点为为掉掉电电后后信信息息不不会丢失，它一般用于只读存储器会丢失，它一般用于只读存储器ROM。易失性单元：易失性单元：这这种种基基本本单单元元采采用用的的是是静静态态随随机机存存储储器器（SRAM）结结构构，其其特特点点为为掉掉电电以以后后信信息息就就要要丢丢失失，现现场场可可编编程程门门阵阵列列（FPGA）采用这种编程单元。采用这种编程单元。非易失性单元：非易失性单元：编编程程单单元元编编程程方方式式一次编程：一次编程：信信息息一一次次编编程程固固定定好好的的，如如编编程程元元件件PROM。编编程

18、程单单元元采采用的是用的是熔丝型开关熔丝型开关多次编程：多次编程：根根据据需需要要将将数数据据储储存存在在编编程程单单元元中中，并并可可多多次次写写入入和和擦擦除除，如如UV EPROM和和E2PROM。编程单元采用的是编程单元采用的是浮栅技术浮栅技术2021/9/1718一、熔丝型开关一、熔丝型开关2021/9/1719二、浮栅编程技术二、浮栅编程技术 用用浮浮栅栅编编程程技技术术生生产产的的编编程程单单元元是是一一种种能能多多次次改改写写的的ROM，即已写入的内容可以擦去，也可以重新写入新的内容。即已写入的内容可以擦去，也可以重新写入新的内容。（一）叠栅型（一）叠栅型（SIMOS）存储单元

19、存储单元25V25VGND111无无110+开启电压加大开启电压加大+开启电压开启电压5V5VGND2021/9/1720 浮栅上的电荷无放电通路，没法泄漏。浮栅上的电荷无放电通路，没法泄漏。用用紫紫外外线线照照射射芯芯片片上上的的玻玻璃璃窗窗，则则形形成成光光电电电电流流，把把栅栅极极电子带回到多晶硅衬底，电子带回到多晶硅衬底，SIMOS管恢复到初始的导通状态。管恢复到初始的导通状态。2021/9/1721隧道80埃面积大向浮栅写入向浮栅写入电荷时，电荷时，G加加25V，D接接GND擦除浮栅电荷擦除浮栅电荷时，时，G加加5V，D接接25V（二）隧道型（二）隧道型（FLOTOX）储存单元储存单

20、元 前前面面研研究究的的可可擦擦写写存存储储器器的的缺缺点点是是要要擦擦除除已已存存入入的的信信息息必必须须用用紫紫外外光光照照射射一一定定的的时时间间，因因此此不不能能用用于于快快速速改改变变储储存存信信息息的的场场合合，用用隧隧道道型型储储存存单单元元制制成成的的存存储储器器克克服服了了这这一一缺缺点点，它它称称为为电电可可改改写写只读存储器只读存储器E2PROM，即电擦除、电编程的只读存储器。即电擦除、电编程的只读存储器。FLOTOX管的结构剖面示意图如图所示。管的结构剖面示意图如图所示。它与叠栅型管的不同在于浮栅延长区与漏区它与叠栅型管的不同在于浮栅延长区与漏区N 之间的交叠之间的交叠

21、处有一个厚度约为处有一个厚度约为80埃的薄绝缘层埃的薄绝缘层2021/9/1722（三）闪速型（三）闪速型（Flash）存储单元存储单元 闪速存储单元又称为闪速存储单元又称为快擦快快擦快写存储单元写存储单元。右图是闪速存储单。右图是闪速存储单元剖面图。元剖面图。闪速存储单元去掉了隧道型存闪速存储单元去掉了隧道型存储单元的选择管，它不像储单元的选择管，它不像E2PROM那样一次只能擦除一个字，而是可那样一次只能擦除一个字，而是可以用一个信号，在几毫秒内擦除一以用一个信号，在几毫秒内擦除一大区段。大区段。因此，闪速存储单元比隧道型存储单元的芯片结构更简因此，闪速存储单元比隧道型存储单元的芯片结构更

22、简单、更有效，使用闪速存储单元制成的单、更有效，使用闪速存储单元制成的PLD器件密度更高。器件密度更高。Flash工作原理类似于叠栅型存储单元，但有两点不同之处：工作原理类似于叠栅型存储单元，但有两点不同之处：1.闪速存储单元源极的区域闪速存储单元源极的区域Sn+大于漏极的区域大于漏极的区域Dn+，两两区域不是对称的，使浮栅上的电子进行分级双扩散，电子扩区域不是对称的，使浮栅上的电子进行分级双扩散，电子扩散的速度远远大于叠栅型存储单元；散的速度远远大于叠栅型存储单元；2.叠栅存储单元的浮栅到叠栅存储单元的浮栅到P型衬底间的氧化物层约型衬底间的氧化物层约200埃左埃左右，而闪速存储单元的氧化物层

23、更薄，约为右，而闪速存储单元的氧化物层更薄，约为100埃。埃。2021/9/1723（四）、六管静态存储单元（四）、六管静态存储单元 闪速存储单元的可再编程能力约为闪速存储单元的可再编程能力约为10万次左右，但还是不万次左右，但还是不及及SRAM那样有无限制的再编程能力，以那样有无限制的再编程能力，以SRAM为存储单元的为存储单元的现场可编程门阵列（现场可编程门阵列（FPGA）可以实现无限次从一种运行逻辑可以实现无限次从一种运行逻辑转换到另一种运行逻辑的功能。转换到另一种运行逻辑的功能。下图是下图是SRAM六管存储单元，由两个具有有源下拉六管存储单元，由两个具有有源下拉n沟道沟道晶体管和有源上

24、拉晶体管和有源上拉p沟道晶体管交互耦合的倒相器组成。沟道晶体管交互耦合的倒相器组成。D1、D2为两个传输为两个传输NMOS管，其栅极接到管，其栅极接到字线，源极分别接到两字线，源极分别接到两条互补的位线上，起传条互补的位线上，起传输作用。输作用。2021/9/1724一、可编程只读存储器一、可编程只读存储器PROMPROM PROM的结构是的结构是与阵列固定与阵列固定、或阵列可编程或阵列可编程的的PLD器件，器件，对于有大量输入信号的对于有大量输入信号的PROM，比较比较适合作为存储器适合作为存储器来存放来存放数据，它在计算机系统和数据自动控制等方面起着重要的作数据，它在计算机系统和数据自动控

25、制等方面起着重要的作用。对于较少的输入信号组成的与阵列固定、或阵列可编程用。对于较少的输入信号组成的与阵列固定、或阵列可编程的器件中，也可以很方便地实现的器件中，也可以很方便地实现任意组合逻辑函数任意组合逻辑函数。例例1 1：下图是一个下图是一个8（字线）（字线）4（数据）的存储器数据阵列图。（数据）的存储器数据阵列图。2021/9/17253-8线译码器线译码器84存储单元矩阵存储单元矩阵输出缓冲器输出缓冲器地址码输入端地址码输入端数据输出端数据输出端字线字线 由地址译码器选中不同的字线，被选中字线上的四位数由地址译码器选中不同的字线，被选中字线上的四位数据通过输出缓冲器输出。据通过输出缓冲

26、器输出。如当地址码如当地址码A2A1A0000时，通过地址译码器，使字线时，通过地址译码器，使字线P01，将字线将字线P0上的存储单元存储的数据上的存储单元存储的数据0000输出，即输出，即D0D30000。将左图地址扩展成将左图地址扩展成n条地址线，条地址线，n位地址码可寻址位地址码可寻址2n个信息单个信息单元，产生字线为元，产生字线为2n条，其输出条，其输出若是若是m位，则存储器的总容量位，则存储器的总容量位位2nm位。位。2021/9/1726EPROM有各种类型的产品，下图是紫外线擦除、电可编程的有各种类型的产品，下图是紫外线擦除、电可编程的EPROM2716器件逻辑框图和引脚图。器件

27、逻辑框图和引脚图。EPROM2716是是2118位可改写存位可改写存储器，有储器，有11位地址线位地址线A0A10，产生字线为产生字线为2048条，条，D7D0是是8位数据输出位数据输出/输入线，编程或读输入线，编程或读操作时，数据由此输入输出。操作时，数据由此输入输出。CS为片选控制信号是低电平有效。为片选控制信号是低电平有效。OE/PGM为读出为读出/写入控制端低电平写入控制端低电平时输出有效，高电平进行编程，写时输出有效，高电平进行编程，写入数据入数据2021/9/1727 若当若当EPROM2716的容量不能满足使用要求，且仅有的容量不能满足使用要求，且仅有2716芯片时，可用多片并联

28、来扩展地址线和数据线。下图是芯片时，可用多片并联来扩展地址线和数据线。下图是将将2片片2716扩展成扩展成204816的数据位进行扩展连接示意图。的数据位进行扩展连接示意图。两片的数据线两片的数据线排列成排列成D0D15其余线全部并联。其余线全部并联。2021/9/1728从组合电路角度来看从组合电路角度来看:输入地址信号即为电路的输入逻辑变量输入地址信号即为电路的输入逻辑变量地址译码器产生地址译码器产生2n个字线即为固定与阵列产生个字线即为固定与阵列产生2n个乘积项个乘积项存储矩阵即为或阵列把乘积存储矩阵即为或阵列把乘积项组合成项组合成m个逻辑函数输出。个逻辑函数输出。例：试用适当容量的例：

29、试用适当容量的PROM实现两个两位二进制数比较的比较器。实现两个两位二进制数比较的比较器。（1）两个两位二进制数分别为）两个两位二进制数分别为A1A0和和B1B0，当当A1A0大于大于B1B0时，时，F11，A1A0等于等于B1B0时，时，F21，A1A0小于小于B1B0时，时，F31，下下表给出了两位二进制和比较结果的输入输出对照表，表给出了两位二进制和比较结果的输入输出对照表，2021/9/1729 由由此此可可写写出出输输出出逻逻辑辑函数的最小项表达式为：函数的最小项表达式为：F1 m（4,8,9,12,13,14）F2 m（0,5,10,15）F3 m（1,2,3,6,7,11）（2）

30、把）把A1A0和和B1B0作为作为PROM的输入信号，的输入信号，F1、F2和和F3为或为或阵列的输出，下图是用阵列的输出，下图是用PROM实现比较器的阵列图。实现比较器的阵列图。2021/9/1730（3）选用）选用PROM的容量的容量为为163位即可满足要求。位即可满足要求。以以PROM实现简单的组合逻实现简单的组合逻辑电路函数是很方便的辑电路函数是很方便的实际上，大多数组合逻辑函数的最小项不超过实际上，大多数组合逻辑函数的最小项不超过40个，则使得个，则使得PROM芯片的面积利用率不高，功耗增加。为解决这一问题，芯片的面积利用率不高，功耗增加。为解决这一问题，考虑与阵列也设计成可编程形式

31、来实现组合逻辑，这就是可编考虑与阵列也设计成可编程形式来实现组合逻辑，这就是可编程逻辑阵列程逻辑阵列PLA。一般的一般的PROM输入的地输入的地址线都较多，容量也较大，址线都较多，容量也较大，又由于又由于PROM的与阵列固定，的与阵列固定，必须进行全译码，要产生全必须进行全译码，要产生全部的最小项。部的最小项。2021/9/1731二、可编程逻辑阵列二、可编程逻辑阵列PLAPLA与与PROM相比，可编程逻辑阵列相比，可编程逻辑阵列PLA有如下特点：有如下特点：（一）（一）PROM是与阵列固定、或阵列可编程，而是与阵列固定、或阵列可编程，而PLA是与是与和或阵列全可编程。和或阵列全可编程。（二）

32、（二）PROM与阵列是全译码的形式，而与阵列是全译码的形式，而PLA是根据需要是根据需要产生乘积项，从而减小了阵列的规模。产生乘积项，从而减小了阵列的规模。（三）（三）PROM实现的逻辑函数采用最小项表达式来描述；实现的逻辑函数采用最小项表达式来描述；而用而用PLA实现逻辑函数时，运用简化后的最简与或式，即实现逻辑函数时，运用简化后的最简与或式，即由与阵列构成乘积项，根据逻辑函数由或阵列实现相应乘由与阵列构成乘积项，根据逻辑函数由或阵列实现相应乘积项的或运算。积项的或运算。（四）在（四）在PLA中，对多输入、多输出的逻辑函数可以利用中，对多输入、多输出的逻辑函数可以利用公共的与项，因而，提高了

33、阵列的利用率。公共的与项，因而，提高了阵列的利用率。2021/9/1732例例:试用试用PLA实现四位自然二进制码转换成四位格雷码。实现四位自然二进制码转换成四位格雷码。（1）设四位自然二进制码为）设四位自然二进制码为B3B2B1B0，四位格雷码为四位格雷码为G3G2G1G0，其对应的真值表如下表所示。其对应的真值表如下表所示。根据表列出逻辑函数并简化，根据表列出逻辑函数并简化，得最简输出表达式如下：得最简输出表达式如下：2021/9/1733（2）转换器有四个输入信号，化简后需用到）转换器有四个输入信号，化简后需用到7个不同的乘积个不同的乘积项，组成项，组成4 个输出函数，故选用四输入的个输

34、出函数，故选用四输入的74PLA实现，下图实现，下图是四位自然二进制码转换为四位格雷码转换器是四位自然二进制码转换为四位格雷码转换器PLA阵列图。阵列图。7项项右图仅用了七个乘积项，比右图仅用了七个乘积项，比PROM全译码少用全译码少用9个，实现个，实现的逻辑功能是一样的。从而降低了芯片的面积，提高了芯的逻辑功能是一样的。从而降低了芯片的面积，提高了芯片的利用率，所以用它来实现多输入、多输出的复杂逻辑片的利用率，所以用它来实现多输入、多输出的复杂逻辑函数较函数较PROM有优越之处。有优越之处。PLA除除了了能能实实现现各各种种组组合合电电路路外外，还还可可以以在在或或阵阵列列之之后后接接入入触

35、发器组，作为反馈输入信号，实现时序逻辑电路。触发器组，作为反馈输入信号，实现时序逻辑电路。2021/9/1734一、可编程阵列逻辑器件一、可编程阵列逻辑器件PALPAL PAL采用双极型熔丝工艺，工作速度较高。采用双极型熔丝工艺，工作速度较高。PAL的结构的结构是与阵列可编程和或阵列固定，这种结构为大多数逻辑函数是与阵列可编程和或阵列固定，这种结构为大多数逻辑函数提供了较高级的性能，为提供了较高级的性能，为PLD进一步的发展奠定了基础。进一步的发展奠定了基础。（一）（一）PAL的基本结构的基本结构 PAL器件的输入、输出结构以及输入、输出的数目是由器件的输入、输出结构以及输入、输出的数目是由集

36、成电路制造商根据实际设计情况大致估计确定。集成电路制造商根据实际设计情况大致估计确定。PAL器件器件的型号很多，它的典型输出结构通常有四种，其余的结构是的型号很多，它的典型输出结构通常有四种，其余的结构是在这四种结构基础上变形而来。在这四种结构基础上变形而来。2021/9/17351.专用输出基本门阵列结构专用输出基本门阵列结构一个输入一个输入四个乘积项且通过四个乘积项且通过或非门低电平输出或非门低电平输出 如输出采用或门，为高电平有效如输出采用或门，为高电平有效PAL器件。器件。若采用互补输出的或门，为互补若采用互补输出的或门，为互补输出器件。输出器件。输入信号输入信号四个整积项四个整积项2

37、021/9/17362.可编程可编程I/O输出结构输出结构可编程可编程I/O结构如下图所示。结构如下图所示。8个乘积项个乘积项两个输入，一个来自外部两个输入，一个来自外部I，另一来自反馈另一来自反馈I/O当最上面的乘积项为高电平时，三态当最上面的乘积项为高电平时，三态门开通，门开通，I/O可作为输出或反馈；乘积可作为输出或反馈；乘积项为低电平时，三态门关断，是输入。项为低电平时，三态门关断，是输入。2021/9/17373.寄存器型输出结构：也称作时序结构，如下图所示。寄存器型输出结构：也称作时序结构，如下图所示。8个乘积项个乘积项或门的输出通过或门的输出通过D触发器，触发器，在在CP的上升沿

38、时到达输出。的上升沿时到达输出。触发器的触发器的Q端可以端可以通过三态缓冲器通过三态缓冲器送到输出引脚送到输出引脚触发器的反相端反馈回与触发器的反相端反馈回与阵列，作为输入信号参与阵列，作为输入信号参与更复杂的时序逻辑运算更复杂的时序逻辑运算CP和使能是和使能是PAL的公共端的公共端2021/9/17384.带异或门的寄存器型输出结构：带异或门的寄存器型输出结构：增加了一个异或门增加了一个异或门把乘积项分割成两把乘积项分割成两个和项个和项两个和项在触发器的输入端异或之后，两个和项在触发器的输入端异或之后，在时钟上升沿到来时存入触发器内在时钟上升沿到来时存入触发器内 有些有些PAL器件是由数个同

39、一结构类型组成，有的则是由器件是由数个同一结构类型组成，有的则是由不同类型结构混合组成。不同类型结构混合组成。如由如由8个寄存器型输出结构组成的个寄存器型输出结构组成的PAL器件命名为器件命名为PAL16R8，由由8个可编程个可编程I/O结构组成的结构组成的PAL器件则命名为器件则命名为PAL16L8。2021/9/1739（二）（二）PAL16L8的使用的使用 应用应用PAL16L8设计组合逻辑电路，主要步骤是将输出和激设计组合逻辑电路，主要步骤是将输出和激励写成最简与或表达式，然后确定励写成最简与或表达式，然后确定PAL16L8的引脚和编程。的引脚和编程。目目前前能能够够支支持持PAL的的

40、编编程程软软件件已已相相当当成成熟熟，芯芯片片应应用用也也很很普普及及，但但是是由由于于其其集集成成密密度度不不高高、编编程程不不够够灵灵活活，且且只只能能一次编程，很难胜任功能较复杂的电路与系统。一次编程，很难胜任功能较复杂的电路与系统。二、通用阵列逻辑二、通用阵列逻辑GALGAL器件器件采用采用E2CMOS工艺和灵活的输出结构，有电擦写反复编程的特工艺和灵活的输出结构，有电擦写反复编程的特性。性。与与PAL相比，相比，GAL的输出结构配置了可以任意组态的输出逻辑的输出结构配置了可以任意组态的输出逻辑宏单元宏单元OLMC（Output Logic Macro Cell），），2021/9/1

41、740GAL和PAL在结构上的区别见下图：PAL结构GAL结构 适当地为OLMC进行编程，GAL就可以在功能上代替前面讨论过的PAL各种输出类型以及其派生类型2021/9/1741（一）GAL器件结构和特点 GAL器件型号定义和PAL一样根据输入输出的数量来确定，GAL16V8中的16表示阵列的输入端数量，8表示输出端数量，V则表示输出形式可以改变的普通型1.GAL16V8的基本结构（下图）8个输入缓冲器8个输出反馈缓冲器一个共用时钟CLK8个输出缓冲器8个OLMC2021/9/17422.GAL输出逻辑宏单元OLMC的组成 输出逻辑宏单元OLMC 由或门、异或门、D触发器、多路选择器MUX、

42、时钟控制、使能控制和编程元件等组成，如下图：组合输出时序输出2021/9/17433.输出逻辑宏单元OLMC组态 输出逻辑宏单元由对AC1(n)和AC0进行编程决定PTMUX、TSMUX、OMUX和FMUX的输出，共有5种基本组态：专用输入组态、专用输出组态、复合输入/输出组态、寄存器组态和寄存器组合I/O组态。8个宏单元可以处于相同的组态，或者有选择地处于不同组态。(1)专用输入组态：如下图所示：此时AC1(n)1，AC00，使TSMUX输出为0，三态输出缓冲器的输出呈现高电阻，本单元输出功能被禁止，I/O可以作为输入端，提供给相邻的逻辑宏单元。本级输入信号却来自另一相邻宏单元。2021/9

43、/1744(2)专用输出组态：如下图所示：AC1(n)0，AC00，四路反馈数据选择器FMUX输出接在低电平，本单元的反馈信号和相邻单元的信号都被阻断 由于或非门，使异或门的输出不经过D触发器，直接由处于使能状态的三态门输出由于与非门输出使第一条乘积项经过乘积项数据选择器作为或门的输入2021/9/1745(3)寄存器组态：当AC1(n)0，AC01时，如下图所示。此时OMUX选中触发器的输出同相Q端作为输出信号，反馈输入信号来自D触发器的反相端或门的输入有8个乘积项OE、CLK作为输出缓冲器的使能信号和时钟，作为公共端2021/9/17464.GAL是继PAL之后具有较高性能的PLD，和PA

44、L相比，具有以下特点：(1)有较高的通用性和灵活性：它的每个逻辑宏单元可以根据需要任意组态既可实现组合电路，又可实现时序电路。(2)100可编程：GAL采用浮栅编程技术，使与阵列以及逻辑宏单元可以反复编程，当编程或逻辑设计有错时，可以擦除重新编程、反复修改，直到得到正确的结果，因而每个芯片可100编程。(3)100%可测试：GAL的宏单元接成时序状态，可以通过测试软件对它门的状态进行预置，从而可以随意将电路置于某一状态，以缩短测试过程，保证电路在编程以后，对编程结果100可测。(4)高性能的E2COMS工艺：使GAL的高速度、低功耗，编程数据可保存20年以上。正是由于这些良好的特性，使GAL器

45、件成为数字系统设计的初期理想器件。2021/9/1747（二）GAL器件的编程方法和应用 对GAL编程是设计电路的最后一个环节。除了对与阵列编程之外，还要对逻辑宏单元进行编程，以达到预定的输出逻辑关系。这样应当具备GAL编程的开发系统：软件开发平台和硬件编程设备，而软件平台是不可缺少的。目前GAL的编程方法有两种：一种是早期的GAL器件编程需要使用专门的编程器，将需要编程的GAL器件插入编程器进行编程，然后将编程后的GAL器件连接在设计者的设计系统。另一种是新一代的GAL器件，可以脱离开编程器，直接在设计者的电路系统上编程。2021/9/1748 另一类是编译软件，如Synario软件平台，这

46、类软件的特点是待实现的逻辑电路是由设计者根据软件平台规定的图形输入文件或可编程逻辑设计语言编写的语言输入文件进行描述，然后软件平台对设计者的电路进行描述转换，分析，简化，模拟仿真、自动进行错误定位等。GAL的开发软件有许多种，大体上分为两类：一类是汇编型软件，这类软件没有简化功能，要求输入文件采用最简与或式的逻辑描述方式；GAL器件仍然存在着以下问题：时钟必须共用；或的乘积项最多只有8个；GAL器件的规模小，达不到在单片内集成一个数字系统的要求；尽管GAL器件有加密的功能，但随着解密技术的发展，对于这种阵列规模小的可编程逻辑器件解密已不是难题。2021/9/1749 HDPLD（High De

47、nsity Programmable Logic Device）在单片芯片内可以集成成千上万个等效门，因此在单片高密度可编程逻辑器件内集成数字电路系统成为可能。HDPLD器件在结构上仍延续GAL的结构原理，因而还是电擦写、电编程的EPLD器件。一、在系统编程芯片一、在系统编程芯片EPM7128SEPM7128S的基本结构的基本结构2021/9/1750在系统编程芯片EPM7128S是Altera公司生产的高密度、高性能CMOS可编程逻辑器件之一，下图是PLCC封装84端子的引脚图它有4个直接输入（INPUT）TMS、TDI、TDO和TCK是在系统编程引脚64个I/O引脚2021/9/1751下

48、图是EPM7128S器件结构图：由8个相似的逻辑阵列块（Logic Array Block,LAB）、一个可编程内连矩阵（PIA）和多个输入/输出控制块(I/O Block)组成。2021/9/1752二、二、EPM7128SEPM7128S的特点的特点（一）高集成密度;（二）速度高、低功耗、抗噪声容限较大;（三）在系统编程能力;（四）可测试性能力;（五）线或功能;（六）异步时钟、异步清除功能;（七）单片多系统能力；（八）很强的加密能力2021/9/1753 前面讨论的可编程逻辑器件基本组成部分是与阵列、或阵列和输出电路。再加上触发器则可实现时序电路 本节介绍的FPGA（Field Progr

49、ammable Gate Array）不像PLD那样受结构的限制，它可以靠门与门的连接来实现任何复杂的逻辑电路，更适合实现多级逻辑功能。陆续推出了新型的现场可编程门阵列FPGA。功能更加丰富，具有基本逻辑门电路、传输外部信号的输入/输出电路和可编程内连资源之外，还具有很高的密度等等。2021/9/1754一、现场可编程门阵列一、现场可编程门阵列FPGAFPGA结构结构 FPGA的编程单元是基于静态存储器（SRAM）结构，从理论上讲，具有无限次重复编程的能力 下面介绍XILINX公司的XC4000E系列芯片，了解FPGA内部各个模块的功能，见下图：可配置逻辑模块CLB输入/输出模块I/OB可编程

50、连线PI编程开关矩阵PSM2021/9/1755四、现场可编程门阵列四、现场可编程门阵列FPGAFPGA的特点的特点 （一）SRAM结构：可以无限次编程，但它属于易失性元件，掉电后芯片内信息丢失；通电之后，要为FPGA重新配置逻辑，FPGA配置方式有七种，请读者参考有关文献。（二）内部连线结构：HDPLD的信号汇总于编程内连矩阵，然后分配到各个宏单元，因此信号通路固定，系统速度可以预测。而FPGA的内连线是分布在CLB周围，而且编程的种类和编程点很多，使得布线相当灵活，因此在系统速度方面低于HDPLD的速度。（三）芯片逻辑利用率：由于FPGA的CLB规模小，可分为两个独立的电路，又有丰富的连线