DSP技术与应用设计报告 .doc

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1、DSP技术与应用课程设计报告课 题 名 称：基于DSP Builder的伪随机序列发生器的设计与实现学 院： 电子信息工程学院 班 级： 09电子信息工程统本01班学 号： 0 9 1 1 0 2 0 1 0 1 49姓 名： 王 文 仁基于DSP Builder的伪随机序列发生器的设计与实现摘要2l世纪是数字化的时代，随着信息处理技术的飞速发展，数字信号处理技术逐渐发展成为一门主流技术，它在电子信息、通信、软件无线电、自动控制、仪表技术、信息家电等高科技领域得到了越来越广泛的应用。简要分析了伪随机序列中应用广泛的m 序列的概念、原理和应用。提出了一种基于Altera 的DSP Builder

2、 工具箱的伪随机序列产生器设计方法,并通过设计实例,说明这种方法在简化设计难度、提高设计速度和灵活性等方面的优点和应用价值。并提出了其仿真和FPGA 实现的基本方法。目录一、绪论41、设计背景4I、伪随机序列42、研究意义5I、开发软件简介5二、m序列原理7三、DSP Builer设计流程8四、基于DSP Builder设计的m序列发生器91、利用DSP Builder库建立m序列模型9I、带仿真器的19阶m序列器发生器模型92、完成系统仿真93、由Simulink模型转成VHDL106、综合117、利用Modelsim完成功能仿真118、编译适配129、下载12五、课程设计心得12六、参考文

3、献12七、附录13一、绪论1、设计背景I、伪随机序列伪随机序列是具有某种随机特性的确定的序列。它们是由移位寄存器产生确定序列，然而他们却具有某种随机特性的随机序列。因为同样具有随机特性，无法从一个已经产生的序列的特性中判断是真随机序列还是伪随机序列，只能根据序列的产生办法来判断。伪随机序列系列具有良好的随机性和接近于白噪声的相关函数，并且有预先的可确定性和可重复性。这些特性使得伪随机序列得到了广泛的应用，特别是在CDMA系统中作为扩频码已成为CDMA技术中的关键问题。特性为序列中两种元素出现的个数大致相等。如果把n个元素连续出现叫做一个长度为n的元素游程，则序列中长度为n的元素游程比长度为n+

4、1的元素游程多一倍。序列元素间有确定关系存在，但具有与随机序列类似性质的一种特殊的离散信号形式，可表示为，-1，0，1，2，其中i可取值0，1或1，-1；也可以取符号域GF(q)（见分组码）中的元素。前者叫二元序列，后者叫 q元序列。但实用中最主要的还是前者。序列长度可以为有限，也可以为无穷。后者主要着重的是周期序列，即存在最小正整数夞，使对一切i有p=p+i，p为周期。序列的各元素为相互独立且具有相同分布的随机变量时，称为随机序列。实际应用的主要是伪随机列。它指序列元素间有确定关系存在，但具有与随机序列类似的下列性质：在有限长度或一周期内各元素个数相差不超过1，即接近等概率；出现 l个相同值

5、或称l长游程的概率接近1/ql；相关函数在=0时为p,厵0时不超过1，式中p为序列的长度或周期。实际上有时将大体满足以上条件的序列也称为伪随机序列。2、研究意义在扩展频谱通信系统中，伪随机序列起着十分关键的作用。在直接序列扩频系统的发射端， 伪随机序列扩展信息序列的频谱， 在接收端， 伪随机序列将扩频信号恢复为窄带信号， 进而完成信息的接收。因此,伪随机序列产生器是扩频系统的核心单元。伪随机序列具有理想随机序列的性质， 易于产生， 具有随机性和尽可能长的周期，使第三方难以从扩频码的一小段去重建整个码序列，具有双值自相关特性等。理想随机序列在工程上无法应用， 实际上所用的均为伪随机序列。伪随机序

6、列主要有：m 序列、Gold 序列、R-S 码、复合码以及混沌序列等.I、开发软件简介（1）MATLABMATLAB是由美国mathworks公司发布的主要面对科学计算、可视化以及交互式程序设计的高科技计算环境。它将数值分析、矩阵计算、科学数据可视化以及非线性动态系统的建模和仿真等诸多强大功能集成在一个易于使用的视窗环境中，为科学研究、工程设计以及必须进行有效数值计算的众多科学领域提供了一种全面的解决方案，并在很大程度上摆脱了传统非交互式程序设计语言（如C、Fortran）的编辑模式，代表了当今国际科学计算软件的先进水平。MATLAB的基本数据单位是矩阵，它的指令表达式与数学、工程中常用的形式

7、十分相似，故用MATLAB来解算问题要比用C，FORTRAN等语言完成相同的事情简捷得多，并且MATLAB也吸收了像Maple等软件的优点，使MATLAB成为一个强大的数学软件。在新的版本中也加入了对C，FORTRAN，C+，JAVA的支持。可以直接调用,用户也可以将自己编写的实用程序导入到MATLAB函数库中方便自己以后调用，此外许多的MATLAB爱好者都编写了一些经典的程序，用户可以直接进行下载就可以用。MATLAB是一种功能强大的数据分析和工程计算高级语言，在工业、电子、信号处理、医学、建筑以及航空等领域有着广泛的应用。（2）DSP BuilderAltera可编程逻辑器件(PLD)中的

8、DSP系统设计需要高级算法和HDL开发工具。Altera DSP Builder将The MathWorks MATLAB和Simulink系统级设计工具的算法开发、仿真和验证功能与VHDL综合、仿真和Altera开发工具整合在一起，实现了这些工具的集成。设计人员可以使用DSP Builder模块迅速生成Simulink系统建模硬件。DSP Builder包括比特和周期精度的Simulink模块，涵盖了算法和存储功能等基本操作。可以使用DSP Builder模型中的MegaCore功能实现复杂功能的集成。Altera还提供DSP Builder高级模块集，这一Simulink库实现了时序驱动的

9、Simulink综合。Altera MegaCore是高级参数化IP功能，例如有限冲击响应(FIR)滤波器和快速傅立叶变换(FFT)等，经过配置能够迅速方便的达到系统性能要求。MegaCore功能支持Altera的IP评估特性，使您在购买许可之前，便可以验证功能及其时序。DSP Builder SignalCompiler模块读取由DSP Builder和MegaCore模块构建的Simulink建模文件(.mdl)，生成VHDL文件和工具命令语言(Tcl)脚本，进行综合、硬件实施和仿真。DSP Builder是一个系统级（或算法级）设计工具，它构架在多个软件工具之上，并把系统级和RTL级两个

10、设计领域的设计工具连接起来，最大程度地发挥了两种工具的优势。DSP Builder依赖于Math Works公司的数学分析工具Matlab/Simulink，以Simulink的Blockset出现，可以在Simulink中进行图形化设计和仿真，同时又通过Signal Compiler可以把Matlab/Simulink的设计文件（.mdl）转成相应的硬件描述语言VHDL设计文件（.vhd）,以及用于控制综合与编译的TCL脚本。而对后者的处理可以由FPGA/CPLD开发工具Quartus II来完成。Altera的DSP Builder是连接MATLAB中的Simulink和Quartus开发

11、软件的DSP开发工具，在它的实际应用中，FIR滤波器是最为常用的模块之一，而且基于DSP Builder的FIR滤波器设计方式有很多种。二、m序列原理m 序列又称最长线性反馈移位寄存器序列， 它具有平衡性、移位可加性、游程特性及很好的相关性能， 广泛应用于直接序列扩频系统。一个典型的m 序列组成如图1 所示。由反馈移位寄存器产生的序列， 取决于反馈系数，对于此反馈移位寄存器， 反馈逻辑为：上式即为序列的特征多项式。(cn，cn-1，c0)为反馈系数，其取值为“0”或“1”，“1”表示该反馈支路连通，“0”表示该反馈支路断开。m 序列的反馈系数与其寄存器级数对应关系可由查表获得，据此，便可以构造

12、任意级m序列。三、DSP Builer设计流程有了以上m序列的原理，基于DSP Builder的设计实现是比较容易的，其总体的设计框图为：加入激励，完成系统仿真利用DSP Builder库建立FIR模型综合由Simulink模型转成VHDL利用Modelsim完成功能仿真编译适配下载四、基于DSP Builder设计的m序列发生器1、利用DSP Builder库建立m序列模型以19阶M序列带入公式x19-1再进行公因式分解得x19+x5+x2+1.再选取第一第二第五和第十九个抽头分别接入输入输出端。I、带仿真器的19阶m序列器发生器模型2、完成系统仿真3、由Simulink模型转成VHDL打开

13、SignalCompiler，选定器件系列，把模型转换成VHDL文件：转换结果在目标文件夹生成文件。6、综合在SignalCompiler中选择Quartus进行综合，或者利用第三方综合工具进行综合。具体程序在附录中。7、利用Modelsim完成功能仿真8、编译适配在Quartus中打开SignalCompiler建立的Quartus项目文件，选择具体旗舰，锁定管脚，完成适配。9、下载选择具体器件，锁定管脚，完成适配后下载。五、课程设计心得设计表明，在进行伪随机序列发生器设计时，利用DSP Builder 能简化设计难度，加快设计速度,灵活选取精度, 实现优化设计；DSPBuilder 与Qu

14、artus 软件的融合， 实现了自顶向下的设计流程, 充分显示了现代EDA 开发的特点与优势。然而， 该方法的应用在精度、速度和器件选择等方面也受到一定限制。六、参考文献1 潘松等.现代DSP技术M.西安：西安电子科技大学出版社，2003年8月2 薛年喜. MATLAB在数字信号处理中的应用M.北京：清华大学出版社，2003年11月七、附录M序列VHDL程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;library dspbuilder;use dspbuilder.dspbuilderblock

15、.all;library lpm;use lpm.lpm_components.all;Entity lhz is Port(clock:in std_logic;sclrp :in std_logic:=0;Output:out std_logic );end lhz;architecture aDspBuilder of lhz issignal sclr :std_logic:=0;signalA0W:std_logic;signalA1W:std_logic;signalA2W:std_logic;signalA3W:std_logic;signalA4W:std_logic;sign

16、alA5W:std_logic;signalA6W:std_logic;signalA7W:std_logic;signalA8W:std_logic;signalA9W:std_logic;signalA10W:std_logic;signalA11W:std_logic;signalA12W:std_logic;signalA13W:std_logic;signalA14W:std_logic;signalA15W:std_logic;signalA16W:std_logic;signalA17W:std_logic;signalA18W:std_logic;signalA19W:std_

17、logic;signalA20W:std_logic;signalA21W:std_logic;Beginassert (10) report altversion severity Note;- Output - I/O assignment from Simulink Block OutputOutput=A10W;- Global reset circuitry for the input global reset sclrpsclr=sclrp;- - Simulink Block NOTuA20W=not A19W;- - Simulink Block NOT1A21W 1,LPM_

18、DELAY = 1,SequenceLength = 1,SequenceValue = 1)port map (dataa(0)=A20W,clock=clock,ena =1,sclr =sclr,result(0)=A0W);- Delay Element - Simulink Block Delay1Delay1i : SDelaygeneric map (LPM_WIDTH = 1,LPM_DELAY = 1,SequenceLength = 1,SequenceValue = 1)port map (dataa(0)=A21W,clock=clock,ena =1,sclr =sc

19、lr,result(0)=A1W);- Delay Element - Simulink Block Delay10Delay10i : SDelaygeneric map (LPM_WIDTH = 1,LPM_DELAY = 1,SequenceLength = 1,SequenceValue = 1)port map (dataa(0)=A18W,clock=clock,ena =1,sclr =sclr,result(0)=A2W);- Delay Element - Simulink Block Delay11Delay11i : SDelaygeneric map (LPM_WIDT

20、H = 1,LPM_DELAY = 1,SequenceLength = 1,SequenceValue = 1)port map (dataa(0)=A2W,clock=clock,ena =1,sclr =sclr,result(0)=A3W);- Delay Element - Simulink Block Delay12Delay12i : SDelaygeneric map (LPM_WIDTH = 1,LPM_DELAY = 1,SequenceLength = 1,SequenceValue = 1)port map (dataa(0)=A3W,clock=clock,ena =

21、1,sclr =sclr,result(0)=A4W);- Delay Element - Simulink Block Delay13Delay13i : SDelaygeneric map (LPM_WIDTH = 1,LPM_DELAY = 1,SequenceLength = 1,SequenceValue = 1)port map (dataa(0)=A4W,clock=clock,ena =1,sclr =sclr,result(0)=A5W);- Delay Element - Simulink Block Delay14Delay14i : SDelaygeneric map

22、(LPM_WIDTH = 1,LPM_DELAY = 1,SequenceLength = 1,SequenceValue = 1)port map (dataa(0)=A5W,clock=clock,ena =1,sclr =sclr,result(0)=A6W);- Delay Element - Simulink Block Delay15Delay15i : SDelaygeneric map (LPM_WIDTH = 1,LPM_DELAY = 1,SequenceLength = 1,SequenceValue = 1)port map (dataa(0)=A6W,clock=cl

23、ock,ena =1,sclr =sclr,result(0)=A7W);- Delay Element - Simulink Block Delay16Delay16i : SDelaygeneric map (LPM_WIDTH = 1,LPM_DELAY = 1,SequenceLength = 1,SequenceValue = 1)port map (dataa(0)=A7W,clock=clock,ena =1,sclr =sclr,result(0)=A8W);- Delay Element - Simulink Block Delay17Delay17i : SDelaygen

24、eric map (LPM_WIDTH = 1,LPM_DELAY = 1,SequenceLength = 1,SequenceValue = 1)port map (dataa(0)=A8W,clock=clock,ena =1,sclr =sclr,result(0)=A9W);- Delay Element - Simulink Block Delay18Delay18i : SDelaygeneric map (LPM_WIDTH = 1,LPM_DELAY = 1,SequenceLength = 1,SequenceValue = 1)port map (dataa(0)=A9W

25、,clock=clock,ena =1,sclr =sclr,result(0)=A10W);- Delay Element - Simulink Block Delay2Delay2i : SDelaygeneric map (LPM_WIDTH = 1,LPM_DELAY = 1,SequenceLength = 1,SequenceValue = 1)port map (dataa(0)=A1W,clock=clock,ena =1,sclr =sclr,result(0)=A11W);- Delay Element - Simulink Block Delay3Delay3i : SD

26、elaygeneric map (LPM_WIDTH = 1,LPM_DELAY = 1,SequenceLength = 1,SequenceValue = 1)port map (dataa(0)=A11W,clock=clock,ena =1,sclr =sclr,result(0)=A12W);- Delay Element - Simulink Block Delay4Delay4i : SDelaygeneric map (LPM_WIDTH = 1,LPM_DELAY = 1,SequenceLength = 1,SequenceValue = 1)port map (dataa

27、(0)=A12W,clock=clock,ena =1,sclr =sclr,result(0)=A13W);- Delay Element - Simulink Block Delay5Delay5i : SDelaygeneric map (LPM_WIDTH = 1,LPM_DELAY = 1,SequenceLength = 1,SequenceValue = 1)port map (dataa(0)=A13W,clock=clock,ena =1,sclr =sclr,result(0)=A14W);- Delay Element - Simulink Block Delay6Del

28、ay6i : SDelaygeneric map (LPM_WIDTH = 1,LPM_DELAY = 1,SequenceLength = 1,SequenceValue = 1)port map (dataa(0)=A14W,clock=clock,ena =1,sclr =sclr,result(0)=A15W);- Delay Element - Simulink Block Delay7Delay7i : SDelaygeneric map (LPM_WIDTH = 1,LPM_DELAY = 1,SequenceLength = 1,SequenceValue = 1)port m

29、ap (dataa(0)=A15W,clock=clock,ena =1,sclr =sclr,result(0)=A16W);- Delay Element - Simulink Block Delay8Delay8i : SDelaygeneric map (LPM_WIDTH = 1,LPM_DELAY = 1,SequenceLength = 1,SequenceValue = 1)port map (dataa(0)=A16W,clock=clock,ena =1,sclr =sclr,result(0)=A17W);- Delay Element - Simulink Block

30、Delay9Delay9i : SDelaygeneric map (LPM_WIDTH = 1,LPM_DELAY = 1,SequenceLength = 1,SequenceValue = 1)port map (dataa(0)=A17W,clock=clock,ena =1,sclr =sclr,result(0)=A18W);- Logical Bit Operation - Simulink Block LogicalBitOperatorLogicalBitOperatori : SBitLogicalgeneric map (LPM_WIDTH = 3,LOP = AltXOR)port map (dataa(0) = A10W,dataa(1) = A1W,dataa(2) = A13W,result = A19W);end architecture aDspBuilder;