基于CPLD的数字跑表课程设计.doc

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1、湖南工程学院课 程 设 计课程名称 嵌入式系统 课题名称 基于CPLD的数字跑表 专 业 电子信息工程 班 级 电子信息0781 学 号 姓 名 指导教师 2010年 12 月 23 日目 录第一章 引言.1第二章 单元模块设计与仿真.22.1 顶层文件的编写.22.2 总波形图.4 2.3 分频模块FENPIN.5 2.4 10进制计数模块SHI.62.5 60进制计数模块SECOND.72.6 防抖动模块FANG.92.7 启停模块QT.102.8 与门模块AND122.9 非门模块NOT.132.10七段译码显示XIANSHI14心得体会.18第一章 引言20世纪90年代，国际上电子和计

2、算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿

3、真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 EDA（Electronic Design Automation）电子设计自动化技术作为现代电子技术的核心，它依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动完成逻辑编译，逻辑化简，逻辑分割，逻辑综合，结构综合，以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。EDA技术使得设计者的工作仅限于利用软件的方式，即利用既定描述语言和EDA软件来完成对系统硬件功能的实现。不难理解，EDA技术已不

4、是某一学科的分支，或某种新的技能技术，它应该是一综合性学科，它融合多学科于一体，又渗透于各学科之中，它打破了软件和硬件间的壁垒，使计算机的软件技术与硬件实现、设计效率和产品性能合二为一，它代表了电子设计技术和应用技术的发展方向。CPLD即复杂可编程逻辑器件，早期CPLD是从GAL的结构扩展而来，但针对GAL的缺点进行了改进，因此可用于各种现实生活中的应用，比如说本次课程设计数字跑表。第二章 单元模块设计与仿真2.1、顶层文件的编写：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std

5、_logic_unsigned.all;entity watch isport(clk1,clr0,clky,q0:in std_logic; q:out std_logic_vector(6 downto 0); dp:out std_logic; d: out std_logic_vector(7 downto 0) ); end watch;architecture behave of watch iscomponent fen port(clk:in std_logic; c:out std_logic); end component;component shiport(clk,clr

6、:in std_logic; shi0:out std_logic_vector(3 downto 0); co:out std_logic);end component; component miaoport(clr,clk,en:in std_logic; sec0,sec1:out std_logic_vector(3 downto 0); co:out std_logic);end component;component and2aport(a,b:in std_logic; c:out std_logic);end component ;component not2aport(a:i

7、n std_logic; c:out std_logic);end component ;component dou port(din,clk:in std_logic; dout:out std_logic); end component;component aab port(a,clk,clr:in std_logic; q:out std_logic); end component;component bbc port( sel:in std_logic_vector(2 downto 0); q:out std_logic_vector(3 downto 0);end componen

8、t;component display PORT(CLK:IN STD_LOGIC; a1,a2,a3,a4,b1:IN STD_LOGIC_VECTOR(3 DOWNTO 0);dp:OUT STD_LOGIC; d:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);q:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);end component;signal x,d1,e,m,n,h,t: std_logic_vector(3 downto 0);signal y,k,clk2,clk0,w,j,r,z:std_logic;beginu1:fen port

9、map(clk=clk1,c=clk2);u2:shi port map(clk=clk0,clr=clr0,shi0=d1,co=k);u3:miao port map(clk=clk0,clr=clr0,en=k,sec0=n,sec1=e,co=w);u4:not2a port map(a=q0,c=y);u5:and2a port map(a=w,b=k,c=j);u6:miao port map(clk=clk0,clr=clr0,en=j,sec0=h,sec1=t);u7:dou port map(din=y,clk=clk2,dout=r);u8:aab port map(a=

10、r,clk=clk2,clr=clr0,q=z);u9:and2a port map(a=z,b=clk2,c=clk0);u11:display port map(CLK=clky,a2=n,a1=d1,a3=e,a4=h,b1=t,dp=dp,d=d,q=q);end architecture behave;2.2、总波形图：总电路图：总引脚图2.3、分频模块FENPINlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin isport(clk:in std_logic;

11、 c:out std_logic); end fenpin;architecture behave of fenpin issignal cnter:integer range 0 to 16#493DF#;beginprocess(clk)beginif clkevent and clk=1thenif cnter=16#493DF# then cnter=0;else cnter=cnter+1;end if;end if;end process;process(cnter)beginif cnter=16#493DF# then c=1;else c=0;end if;end proce

12、ss;end behave ;电路图 波形图2.4 、10进制计数模块SHI-输出的数值是0.1s。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity shi isport(clr,clk:in std_logic; shi0:out std_logic_vector(3 downto 0); co:out std_logic);end shi;architecture shi_arc of shi isbeginprocess(clk,clr)variable cnt0:std_log

13、ic_vector(3 downto 0);beginif clr=0thencnt0:=0000;elsif clkevent and clk=1thenif cnt0=1000 thencnt0:=1001;co=1;elsif cnt01001thencnt0:=cnt0+1;end if;end if;shi0=cnt0;end process;end shi_arc;电路图波形图2.5、60进制计数模块SECOND-对秒和分的计数。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;enti

14、ty second isport(clk,clr,en:in std_logic; sec1,sec0:out std_logic_vector(3 downto 0); co:out std_logic);end second;architecture second_arc of second isbeginprocess(clk,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif clr=0thencnt1:=0000;cnt0:=0000;elsif clkevent and clk=1thenif en=1thenif

15、 cnt1=0101and cnt0=1000thenco=1;cnt0:=1001;elsif cnt01001thencnt0:=cnt0+1;else cnt0:=0000;if cnt10101thencnt1:=cnt1+1;elsecnt1:=0000;co=0;end if;end if;end if;end if;sec1=cnt1;sec0=cnt0;end process;end second_arc;波形图电路图2.6、防抖动模块FANG-它是同步消抖动模块library ieee;use ieee.std_logic_1164.all;entity fang ispor

16、t(din,clk:in std_logic; fangt:out std_logic); end fang;architecture fang_arc of fang issignal x,y: std_logic;beginprocess(clk)beginif clkevent and clk=1thenx=din;y=x;end if;fangt=x and(not y );end process;end fang_arc;电路图波形图2.7、启停模块QT 秒表的启停是通过控制送给计数器的时钟实现的，当按下启停键后，信号Q的状态发生反转。Q为“1”时，时钟可通过与门，秒表计时；Q为“0

17、”时，时钟被屏蔽，计数器得不到时钟，停止计数。library ieee;use ieee.std_logic_1164.all;entity qt isport(a,clk,clr:in std_logic; q:out std_logic); end qt;architecture qt_arc of qt isbeginprocess(clk)variable tmp:std_logic;begin if clr=0then tmp:=0;elsif clkevent and clk=1thenif a=1thentmp:=not tmp; end if; end if;q=tmp;end

18、 process;end qt_arc;c=not a ;end architecture behave;beginc=not a ;end architecture behave;波形图2.8、 与门模块ANDlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity and2a isport(a,b:in std_logic; c:out std_logic);end and2a;architecture behave of and2a isbeginc= a and b;end archi

19、tecture behave;电路图波形图2.9、非门模块NOT library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity and2a isport(a,b:in std_logic; c:out std_logic);end and2a;architecture behave of and2a isbeginc=not a ;end architecture behave;beginc=not a ;end architecture behave;电路图波形图2.10、七段译码显示XIANS

20、HI-用以显示最后输出的结果LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY XIANSHI ISPORT(CLK:IN STD_LOGIC; a1,a2,a3,a4,b1,b2:IN STD_LOGIC_VECTOR(3 DOWNTO 0);dp:OUT STD_LOGIC; d:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);q:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END ENTITY;ARCHITECTURE ONE OF XIAN

21、SHI ISSIGNAL CNT8:STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL A:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN P1:PROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THEN CNT8d=;A=b2;dpd=;A=b1;dpd=;A=a4;dpd=;A=a3;dpd=;A=a2;dpd=;A=a1;dpnull; END CASE; END PROCESS; P3:PROCESS(A)BEGINCASE A IS WHEN 0000=qqqqqqqqqqNULL;END CASE;END PRO

22、CESS;END ARCHITECTURE;电路图波形图心得体会2周的课程设计已经告尾声，回头想想，在本次课程设计中自己还是付出了很多的努力，最后在老师指导以及同学帮助下能够顺利的把课程设计项目做出来，还是很不容易的。因为找工作的事情，耽误了一周的时间电气与信息工程系课程设计评分表项 目评 价设计方案的合理性与创造性硬件制作或软件编程完成情况*硬件制作测试或软件调试结果*设计说明书质量设计图纸质量答辩汇报的条理性和独特见解答辩中对所提问题的回答情况完成任务情况独立工作能力组织纪律性（出勤率）综合评分 指导教师签名：_ 日 期：_ 注：表中标*号项目是硬件制作或软件编程类课题必填内容；此表装订在课程设计说明书的最后一页。课程设计说明书装订顺序：封面、任务书、目录、正文、评分表、附件（非16K大小的图纸及程序清单）。