直接数字频率合成器的 (2)精.ppt

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1、直接数字频率合成直接数字频率合成器的器的第1页，本讲稿共34页11.1 系统设计要求系统设计要求 1971年，美国学者J.Tierncy、C.M.Reader和B.Gold提出了以全数字技术从相位概念出发直接合成所需波形的一种新的频率合成原理。随着技术和水平的提高，一种新的频率合成技术直接数字频率合成(DDS，Direct Digtal Synthesis)技术得到了飞速发展。第2页，本讲稿共34页 DDS技术是一种把一系列数字形式的信号通过DAC转换成模拟形式的信号合成技术，目前使用最广泛的一种DDS方式是利用高速存储器作查找表，然后通过高速DAC输出已经用数字形式存入的正弦波。第3页，本讲

2、稿共34页 DDS技术具有频率切换时间短(20 ns)，频率分辨率高(0.01 Hz)，频率稳定度高，输出信号的频率和相位可以快速程控切换，输出相位可连续，可编程以及灵活性大等优点，它以有别于其他频率合成方法的优越性能和特点成为现代频率合成技术中的姣姣者。DDS广泛用于接受机本振、信号发生器、仪器、通信系统、雷达系统等，尤其适合跳频无线通信系统。第4页，本讲稿共34页11.2 系统设计方案系统设计方案 11.2.1 DDS的工作原理 图11.1是DDS的基本原理图，频率控制字M和相位控制字分别控制DDS输出正(余)弦波的频率和相位。DDS系统的核心是相位累加器，它由一个累加器和一个N位相位寄存

3、器组成。每来一个时钟脉冲，相位寄存器以步长M增加。第5页，本讲稿共34页图11.1 DDS基本原理图设正弦查找表设正弦查找表ROM的地址数为的地址数为 ，频率控制字为，频率控制字为M，输入信号频，输入信号频率为率为 （周期：（周期：），输出信号频率为），输出信号频率为 （周期：（周期：）。依据上述）。依据上述电路，电路，ROM得到的实际地址数为得到的实际地址数为 ，输出信号，输出信号的周期为：的周期为：，即：，即：，因而，输出信号的频率为：，因而，输出信号的频率为：第6页，本讲稿共34页 11.2.2 DDS的FPGA实现设计 根据图11.1，并假定相位控制字为0，这时DDS的核心部分相位累加

4、器的FPGA的设计可分为如下几个模块：相位累加器adder32b、相位寄存器reg32b、相位调制器adder10b、同步寄存器reg10b、正弦查找表sin_rom，其内部组成框图如图11.2所示。图中，输入信号有时钟 输 入 CLK，频 率 控 制 字 FWORD，相 位 控 制 字PWORD，输出信号为FOUT。第7页，本讲稿共34页图11.2 DDS内部组成框图 第8页，本讲稿共34页 首先利用MATLAB或C语言编程对正弦函数进行采样；然后对采样数据进行二进制转换，其结果作为查找表地址的数值。用MATLAB语言编写的正弦函数数据采集程序如下：第9页，本讲稿共34页CLEAR TIC；

5、T=2*PI/1024；t=0:T:2*pi;y=255*sin(t);round(y)；用C语言编写的正弦函数数据采样程序”ROMDATA”如下：#include stdio.h#include math.hMain()int I;Float s;第10页，本讲稿共34页 For(i=0;irom_data.mif生成ROM数据文件。第11页，本讲稿共34页11.3 主要主要VHDL源程序（有改动）源程序（有改动）11.3.1 相位累加器相位累加器adder32b的的VHDL源程序源程序-adder32b.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL

6、;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adder32b IS PORT(a:IN STD_LOGIC_VECTOR(31 DOWNTO 0);b:IN STD_LOGIC_VECTOR(31 DOWNTO 0);s:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END adder32b;ARCHITECTURE ART OF adder32b IS BEGINs=a+b;END ART;第12页，本讲稿共34页11.3.2 相位寄存器相位寄存器reg32b的的VHDL源程序源程序-reg32b.VHD (REG2.VHD与与reg

7、32b.VHD相似相似)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY reg32b IS PORT(load:IN STD_LOGIC;din:IN STD_LOGIC_VECTOR(31 DOWNTO 0);dout:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END reg32b;ARCHITECTURE ART OF reg32b IS BEGIN PROCESS(load,din)BEGIN IF loadEVENT and load=1THEN d

8、out=din;end if;END PROCESS;END ART;第13页，本讲稿共34页11.3.1 相位调制器相位调制器adder10b的的VHDL源程序源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adder10b IS PORT(a:IN STD_LOGIC_VECTOR(9 DOWNTO 0);b:IN STD_LOGIC_VECTOR(9 DOWNTO 0);s:OUT STD_LOGIC_VECTOR(9 DOWNTO 0);END adder10b;ARC

9、HITECTURE ART OF adder10b IS BEGINs=a+b;END ART;第14页，本讲稿共34页11.3.1 同步寄存器同步寄存器reg10b的的VHDL源程序源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY reg10b IS PORT(load:IN STD_LOGIC;din:IN STD_LOGIC_VECTOR(9 DOWNTO 0);dout:OUT STD_LOGIC_VECTOR(9 DOWNTO 0);END reg10b;ARCHITE

10、CTURE ART OF reg10b IS BEGIN PROCESS(load,din)BEGIN IF loadEVENT and load=1THEN dout=din;end if;END PROCESS;END ART;第15页，本讲稿共34页11.3.3 正弦查找表正弦查找表ROM的的VHDL源程序源程序-lpm_rom0.VHDLIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY altera_mf;USE altera_mf.all;ENTITY lpm_rom0 ISPORT(address:IN STD_LOGIC_VECTOR

11、(9 DOWNTO 0);clock:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(9 DOWNTO 0);END lpm_rom0;第16页，本讲稿共34页ARCHITECTURE SYN OF lpm_rom0 ISSIGNAL sub_wire0:STD_LOGIC_VECTOR(9 DOWNTO 0);COMPONENT altsyncramGENERIC(clock_enable_input_a:STRING;clock_enable_output_a:STRING;init_file:STRING;intended_device_family:STRING

12、;lpm_hint:STRING;lpm_type:STRING;numwords_a:NATURAL;operation_mode:STRING;第17页，本讲稿共34页outdata_aclr_a:STRING;outdata_reg_a:STRING;widthad_a:NATURAL;width_a:NATURAL;width_byteena_a:NATURAL);PORT(clock0:IN STD_LOGIC;address_a:IN STD_LOGIC_VECTOR(9 DOWNTO 0);q_a:OUT STD_LOGIC_VECTOR(9 DOWNTO 0);END COMP

13、ONENT;第18页，本讲稿共34页BEGINq BYPASS,clock_enable_output_a=BYPASS,init_file=rom_data.mif,intended_device_family=Cyclone II,lpm_hint=ENABLE_RUNTIME_MOD=NO,lpm_type=altsyncram,numwords_a=1024,第19页，本讲稿共34页operation_mode=ROM,outdata_aclr_a=NONE,outdata_reg_a=CLOCK0,widthad_a=10,width_a=10,width_byteena_a=)PO

14、RT MAP(clock0=clock,address_a=address,q_a=sub_wire0);END SYN;第20页，本讲稿共34页11.3.4 系统的整体组装DDS的图形设计第21页，本讲稿共34页11.4 系统仿真系统仿真/硬件验证硬件验证 11.4.1 系统的有关仿真 系统的有关仿真如图11.311.5所示，请读者自己对仿真结果进行分析。从仿真结果可以看出，对应模块的设计是正确的。第22页，本讲稿共34页图11.5 整个系统DDS的仿真结果第23页，本讲稿共34页 11.4.2 系统的硬件验证 DDS的输入频率控制字K有8位数据，输出数据Q为32位，并且ROM需1024个存

15、储单元，需要占用的系统比较大。但我们所拥有的实验开发系统所配的适配板的资源可能有限，如我们在进行该实验时所用的芯片为ALTERA公司的EP2C35F484I8N芯片，这时我们直接进行硬件验证会遇到困难。因此我们需要进行变通，想办法进行硬件验证或部分验证。第24页，本讲稿共34页 在本设计的硬件验证过程中，针对实验开发系统所提供的输入、输出资源的限制及芯片逻辑资源的限制，我们采取了如下变通办法：(1)在DDS的前端增加一个频率、相位控制字输入模块，可以通过开关设置频率控制字及相位控制字，用来改变输出频率与出相位。VHDL源程序如下:第25页，本讲稿共34页-DATAINPUT.VHDLIBRAR

16、Y IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DATAINPUT ISPORT(clk:IN STD_LOGIC;-计数时钟计数时钟=1Hz INH,INL:IN STD_LOGIC;-A,B数输入使能数输入使能 sel:IN STD_LOGIC;-A,B数输入选择：数输入选择：1=输入输入A数；数；0=输入输入B数数 DisplayInput:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-输入数据显示输出输入数据显示输出 AOUT,BOUT:OUT STD_LOGIC_

17、VECTOR(7 DOWNTO 0);-输出输出END DATAINPUT;第26页，本讲稿共34页 ARCHITECTURE behav OF DATAINPUT ISsignal a1,a2,b1,b2:STD_LOGIC;signal AOUT1,BOUT1:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESS(sel)-时钟分配输出选择，时钟分配输出选择，sel=1，时钟分配给，时钟分配给A计数器，同时显示计数器，同时显示A数数据；据；sel=0，时钟分配给，时钟分配给B计数器，同时显示计数器，同时显示B数据；数据；BEGIN if sel=1 THEN

18、a1=INL and clk;b1=INH and clk;DisplayInput=AOUT1;elsea2=INL and clk;b2=INH and clk;DisplayInput=BOUT1;end if;END PROCESS;第27页，本讲稿共34页 PROCESS(b1)-A数计数器高位数计数器高位variable q1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN if b1EVENT AND b1=1 THENq1:=q1+1;end if;AOUT1(7 DOWNTO 4)=q1;END PROCESS;PROCESS(a1)-A数计数器低位数计

19、数器低位variable q2:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN if a1EVENT AND a1=1 THEN IF Q2=1111 THEN q2:=0001;ELSEq2:=q2+1;end if;end if;第28页，本讲稿共34页 AOUT1(3 DOWNTO 0)=q2;END PROCESS;PROCESS(b2)-B数计数器高位数计数器高位variable q1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN if b2EVENT AND b2=1 THENq1:=q1+1;end if;BOUT1(7 DOWNTO

20、 4)=q1;END PROCESS;第29页，本讲稿共34页 PROCESS(a2)-B数计数器低位数计数器低位variable q2:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN if a2EVENT AND a2=1 THENq2:=q2+1;end if;BOUT1(3 DOWNTO 0)=q2;END PROCESS;AOUT=AOUT1;BOUT=BOUT1;END behav;第30页，本讲稿共34页11.5 设计技巧分析设计技巧分析 (1)在正弦查找表ROM的设计中利用MATLAB或C语言编程对正弦函数进行采样，非常方便地得到了正弦函数的采样数据。第31

21、页，本讲稿共34页 在输入环节加入了一个数据锁存器，用“软设置”代替按键“硬设置”；在ROM的验证中，降低了系统的设计规模，减少了系统对逻辑资源的需求。其他类似问题也可参照该方法解决。这在实际的开发设计中，是在硬件验证中最常用也最重要的一种办法。第32页，本讲稿共34页11.6 系统扩展思路系统扩展思路 (1)根据图11.1，在上述已有设计的基础上，加上相位控制字，将一个具有频率控制和相位控制的DDS的核心部分(相位累加器)重新进行设计和硬件验证：使用VHDL程序设计的方法；使用参数可设置的LPM兆功能块调用的方式进行设计。第33页，本讲稿共34页 (2)在用FPGA设计好DDS的核心模块(相位累加器)后，加上DAC电路和LPM电路，构成一个完整的DDS，并用数字示波器等仪器设备进行实际测试，直到达到设计要求为止。第34页，本讲稿共34页