数字电子技术实验ppt课件.ppt

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1、数字电子技术实验ppt课件 Still waters run deep.流静水深流静水深,人静心深人静心深 Where there is life,there is hope。有生命必有希望。有生命必有希望 实验一实验一 门电路门电路 验证性实验一、实验目的一、实验目的1、熟悉TTL芯片的引脚排列，了解主要参数的测试方法；、掌握基本门电路逻辑功能的测试方法。二、实验原理二、实验原理TTL集成与非门是数字电路中广泛使用的一种基本逻辑门。使用时，必须对它的逻辑功能、主要参数和特性曲线进行测试，以确定其性能的好坏。与非门逻辑功能测试的基本方法是按真值表逐项进行。但有时按真值表测试显得有些多余。根椐与

2、非门的逻辑功能可知当输入端全为高电平时，输出是低电平；当有一个或几个输入端为低电平时，输出为高电平。可以化简逻辑函数或进行逻辑变换。三、实验内容三、实验内容 (一一)、测与非门的逻辑功能、测与非门的逻辑功能v1、选择双、选择双4输入与非门输入与非门74LS20，按图，按图1.1接线；接线；v2、输入端、输出端分别接、输入端、输出端分别接LG电平开关、电平开关、LG电平显示电平显示LED指示灯元件盒上；集成块指示灯元件盒上；集成块及逻辑电平开关、逻辑电平显及逻辑电平开关、逻辑电平显示元件盒接上同一路示元件盒接上同一路5V电源。电源。v3、拨动电平开关，按表、拨动电平开关，按表1.1中情况分别测出

3、输出电平。中情况分别测出输出电平。614 Vcc7地图图1.1输入端 输出端 12456电位(V)逻辑状态 11110111001100010000表1.1(二)、测试与或非门的逻辑功能l、选两路四输入与或非门电路1个74LS55，按图1.2接线：、输入端接电平的插口，拨动开关当输入端为下表情况时分别测试输出端(8)的电位，将结果填入表1.2中：图1.2输入端 输出端 1234101112138电位(V)逻辑状态 111100001111000100001111000111111000000100000000表1.2(三)、测逻辑电路的逻辑关系 用74LS00电路组成下列逻辑电路，按图1.3、

4、图1.4接线，写出下列图的逻辑表达表并化简，将各种输入电压情况下的输出电压分别填入表1.3、表1.4中，验证化简的表达式。图1.3图1.4ABZZ输 入 输 出 ABZ00011011输 入 输 出 ABZ00011011表1.3 表1.4(四)、观察与非门对脉冲的控制作用 选一块与非门74LS20按下面两组图1.5(a)、(b)接线，将一个输入端接连续脉冲用示波器观察两种电路的输出波形。图1.5（a）+5V （b）四、实验注意事项四、实验注意事项v l、接拆线都要在断开电源、接拆线都要在断开电源(5V)的情况下进的情况下进行。行。v2、TTL电路电源电压电路电源电压Vcc=+5V；v3、注意

5、、注意Vcc及地的接线不能接错及地的接线不能接错(不能接反不能接反且不能短接且不能短接)，待仔细检查后方可通电进行实，待仔细检查后方可通电进行实验。验。五、五、实验仪器与设备实验仪器与设备vJD2000通用电学实验台一台通用电学实验台一台vCA8120A示波器一台示波器一台vDT930FD数字多用表一块数字多用表一块六、实验报告要求六、实验报告要求整理实验数据整理实验数据,并对数据及波形进行一并对数据及波形进行一一分析，比较实验结果，分析一分析，比较实验结果，分析“与非门与非门”的逻辑功能并作讨论的逻辑功能并作讨论!七、实验思考题七、实验思考题v、与非门什么情况下输出高电平、与非门什么情况下输

6、出高电平?什么情况下输什么情况下输出低电平出低电平?与非门不用的输入端应如何处理与非门不用的输入端应如何处理?v2、与或非门在什么情况下输出高电平、与或非门在什么情况下输出高电平?什么情什么情况下输出低电平况下输出低电平?与或非门中不用的与门输入端与或非门中不用的与门输入端应如何处理应如何处理?不用的与门应如何处理不用的与门应如何处理?实验二实验二三态门和三态门和OC门的研究门的研究 一、实验目的一、实验目的(1)熟悉两种特殊的门电路：三态门和熟悉两种特殊的门电路：三态门和OC门；门；(2)了解了解“总线总线”结构的工作原理。结构的工作原理。二、实验原理二、实验原理数字系统中，有时需把两个或两

7、个以上集成逻辑门的输出端连接起来，完成一定的逻数字系统中，有时需把两个或两个以上集成逻辑门的输出端连接起来，完成一定的逻辑功能。普通辑功能。普通TTL门电路的输出端是不允许直接连接的。图门电路的输出端是不允许直接连接的。图2_1示出了两个示出了两个TTL门输出短门输出短接的情况，为简单起见，图中只画出了两个与非门的推拉式输出级。设门接的情况，为简单起见，图中只画出了两个与非门的推拉式输出级。设门A处于截止状态，处于截止状态，若不短接，输出应为高电平；设门若不短接，输出应为高电平；设门B处于导通状态，若不短接，输出应为低电平。在把门处于导通状态，若不短接，输出应为低电平。在把门A和门和门B的输出

8、端作如图的输出端作如图3_2_1所示连接后，从电源所示连接后，从电源Vcc经门经门A中导通的中导通的T4、D3和门和门B中导中导通的通的T5到地，有了一条通路，其不良后果为：图到地，有了一条通路，其不良后果为：图3_2_1不正常情况：普通不正常情况：普通TTL门电路输门电路输出端短接出端短接(1)输出电平既非高电平，也非低电平，而是两者之间的某一值，导致逻辑功能混乱。输出电平既非高电平，也非低电平，而是两者之间的某一值，导致逻辑功能混乱。(2)上述通路导致输出级电流远大于正常值上述通路导致输出级电流远大于正常值(正常情况下正常情况下T4和和T5总有一个截止总有一个截止)，导致功，导致功耗剧增，

9、发热增大，可能烧坏器件。耗剧增，发热增大，可能烧坏器件。集电极开路门和三态门是两种特殊的集电极开路门和三态门是两种特殊的TTL电路，它们允许把输出端互相连在一起使用。电路，它们允许把输出端互相连在一起使用。1集电极开路门集电极开路门(OC门门)集电极开路门集电极开路门(OpenCollectorGate)，简称，简称OC门。它可以看成是图门。它可以看成是图3_2_1所示的所示的TTL与非门输出级中移去了与非门输出级中移去了T4、D3部分。集电极开路与非门的电路结构与逻辑符号如图部分。集电极开路与非门的电路结构与逻辑符号如图3_2_2所示。必须指出：所示。必须指出：OC门只有在外接负载电阻门只有

10、在外接负载电阻Rc和电源和电源Ec后才能正常工作，如图中后才能正常工作，如图中虚线所示。虚线所示。图3_2_1 不正常情况：普通TTL门电路输出端短接图图3_2_2集电极开路与非门集电极开路与非门由两个集电极开路与非门由两个集电极开路与非门(0C)输出端相连组成的电路如图输出端相连组成的电路如图3_2_3所示，它们的输出：所示，它们的输出：即把两个集电极开路与非门的输出相与即把两个集电极开路与非门的输出相与(称为线与称为线与)，完成与或非的逻辑功能。，完成与或非的逻辑功能。0C门主门主要有以下三方面的应用：要有以下三方面的应用：(1)实现电平转换图实现电平转换图3_2_3OC门的线与应用门的线

11、与应用无论是用无论是用TTL电路驱动电路驱动CMOS电路还是用电路还是用CMOS电路驱动电路驱动TTL电路，驱动门必须能为负电路，驱动门必须能为负载门提供合乎标准的高、低电平和足够的驱动电流，即必须同时满足下列四式：载门提供合乎标准的高、低电平和足够的驱动电流，即必须同时满足下列四式：驱动门驱动门负载门负载门 VOH(min)VIH(min)VOL(max)VIL(max)IOH(max)IIH IOL(max)IIL图图3_2_3OC门的线与应用门的线与应用 其中其中:VOH(min)门电路输出高电平门电路输出高电平VOH的下限值；的下限值；VOL(max)门电路输出低电平门电路输出低电平V

12、OL的上限值；的上限值；IOH(max)门电路带拉电流负载的能力，或称放电流能力；门电路带拉电流负载的能力，或称放电流能力；IOL(max)门电路带灌电流负载的能力，或称吸电流能力；门电路带灌电流负载的能力，或称吸电流能力；VIH(min)为能保证电路处于导通状态的最小输入为能保证电路处于导通状态的最小输入(高高)电平；电平；VIL(max)为能保证电路处于截止状态的最大输入为能保证电路处于截止状态的最大输入(低低)电平。电平。IIH输入高电平时流入输入端的电流；输入高电平时流入输入端的电流；IIL输入低电平时流出输入端的电流。输入低电平时流出输入端的电流。当当74系列或系列或74LS系列系列

13、TTL电路驱动电路驱动CD4000系列或系列或74HC系列系列CMOS电路时，不能直接电路时，不能直接驱动，因为驱动，因为74系列的系列的TTL电路电路VOH(min)=2.4V，74LS系列的系列的TTL电路电路VOH(min)=2.7V，CD4000系列的系列的CMOS电路电路VIH(min)=3.5V，74HC系列系列CMOS电路电路VIH(min)=3.15V，显然不满足显然不满足VOH(min)VIH(min)最简单的解决方法是在最简单的解决方法是在TTL电路的输出端与电源之间接入上拉电阻电路的输出端与电源之间接入上拉电阻Rc，如图，如图3_2_4所所示。示。图图3_2_4TTL(O

14、C)门驱动门驱动CMOS电路的电平转换电路的电平转换(2)实现多路信号采集，使两路以上的信息共用一个传输通道实现多路信号采集，使两路以上的信息共用一个传输通道(总线总线)；(3)利用电路的线与特性方便地完成某些特定的逻辑功能。利用电路的线与特性方便地完成某些特定的逻辑功能。在实际应用时，有时需将几个在实际应用时，有时需将几个OC门的输出端短接，后面接门的输出端短接，后面接m个普通个普通TTL与非门作为负载，与非门作为负载，如图如图3_2_5所示。为保证集电极开路门的输出电平符合逻辑要求，所示。为保证集电极开路门的输出电平符合逻辑要求，Rc的数值选择范围为：的数值选择范围为：图图3_2_5计算计

15、算OC门外接电阻门外接电阻Rc的工作状态的工作状态m(7)个输入端个输入端(a)计算计算Rc最大值最大值(b)计算计算Rc最小值图最小值图3_2_5计算计算OC门外接电阻门外接电阻Rc的工作状态的工作状态其中其中IcEOOC门输出三极管门输出三极管T5截止时的漏电流；截止时的漏电流；Ec外接电源电压值；外接电源电压值；mTTL负载门个数；负载门个数；n输出短接的输出短接的OC门个数；门个数；m各负载门接到各负载门接到OC门输出端的输入端总和。门输出端的输入端总和。Rc值的大小会影响输出波形的边沿时间，在工作速度较高时，值的大小会影响输出波形的边沿时间，在工作速度较高时，Rc的取值应接近的取值应

16、接近Rc(min)。2三态门三态门三态门，简称三态门，简称TSL(ThreestateLogic)门，是在普通门电路的基础上，附加使能控制端门，是在普通门电路的基础上，附加使能控制端和控制电路构成的。图和控制电路构成的。图3_2_6所示为三态门的结构和逻辑符号。三态门除了通常的高电平所示为三态门的结构和逻辑符号。三态门除了通常的高电平和低电平两种输出状态外，还有第三种输出状态和低电平两种输出状态外，还有第三种输出状态高阻态。处于高阻态时，电路与负载高阻态。处于高阻态时，电路与负载之间相当于开路。图之间相当于开路。图(a)是使能端高电平有效的三态与非门，当使能端是使能端高电平有效的三态与非门，当

17、使能端EN=1时，电路为时，电路为正常的工作状态，与普通的与非门一样，实现正常的工作状态，与普通的与非门一样，实现y=；当；当EN=0时，为禁止工作状态，时，为禁止工作状态，y输出呈高阻状态。图输出呈高阻状态。图(b)是使能端低电平有效的三态与非门，当是使能端低电平有效的三态与非门，当=0时，电路为时，电路为正常的工作状态，实现正常的工作状态，实现Y=；当；当=1时，电路为禁止工作状态，时，电路为禁止工作状态，Y输出呈输出呈高阻状态。高阻状态。图图3_2_6三态门的结构和逻辑符号三态门的结构和逻辑符号三态门电路用途之一是实现总线传输。总线传输的方式有两种，一种是单向总线，如三态门电路用途之一是

18、实现总线传输。总线传输的方式有两种，一种是单向总线，如图图3_2_7(a)所示，功能表见表所示，功能表见表3_2_1所示，可实现信号所示，可实现信号A1、A2、A3向总线向总线Y的分时传送；的分时传送；另一种是双向总线，如图另一种是双向总线，如图3_2_7(b)所示，功能表见表所示，功能表见表3_2_2所示，可实现信号的分时双向所示，可实现信号的分时双向传送。单向总线方式下，要求只有需要传输信息的那个三态门的控制端处于使能状态传送。单向总线方式下，要求只有需要传输信息的那个三态门的控制端处于使能状态(EN=1)，其余各门皆处于禁止状态，其余各门皆处于禁止状态(EN=O)，否则会出现与普通，否则

19、会出现与普通TTL门线与运用时同样的问门线与运用时同样的问题，因而是绝对不允许的。题，因而是绝对不允许的。图图3_2_7三态门总线传输方式三态门总线传输方式表表3_2_1单向总线逻辑功能单向总线逻辑功能表表3_2_2双向总线逻辑功能双向总线逻辑功能 三、预习要求三、预习要求 (1)根据设计任务的要求，画出逻辑电路图，并注明管脚号。(2)拟出记录测量结果的表格。(3)完成第七项中的思考题1、2、3。四、实验内容图四、实验内容图3_2_8设计要求框图设计要求框图 1、用三态门实现三路信号分时传送的总线结构。框图如图3_2_8所示，功能如表3_2_3所示。图3_2_8 设计要求框图表表3_2_3设计

20、要求的逻辑功能设计要求的逻辑功能在实验中要求：在实验中要求：(1)静态验证静态验证控制输入和数据输入端加高、低电平，用电压表测量输出高电平、低电平控制输入和数据输入端加高、低电平，用电压表测量输出高电平、低电平的电压值。的电压值。(2)动态验证动态验证控制输入加高、低电平，数据输入加连续矩形脉冲，用示波器对应地观察控制输入加高、低电平，数据输入加连续矩形脉冲，用示波器对应地观察数据输入波形和输出波形。数据输入波形和输出波形。(3)动态验证时，分别用示波器中的动态验证时，分别用示波器中的AC耦合与耦合与DC耦合，测定输出波形的幅值耦合，测定输出波形的幅值Vp_p及高、及高、低电平值。低电平值。2

21、、用集电极开路、用集电极开路(OC)“与非与非”门实现三路信号分时传送的总线结构。门实现三路信号分时传送的总线结构。要求与实验内要求与实验内容容1相同。相同。3、在实验内容、在实验内容2的电路基础上将电源的电路基础上将电源Ec从从+5V改为改为+10V，测量，测量OC门的输出高、低电门的输出高、低电平的电压值。平的电压值。五、注意事项五、注意事项(1)做电平转换实验时，只能改变做电平转换实验时，只能改变Ec，千万不能将，千万不能将OC门的电源电压门的电源电压+Vcc接至接至+10V，以，以免烧坏器件。免烧坏器件。(2)用三态门实现分时传送时，不能同时有两个或两个以上三态门的控制端处于使能状用三

22、态门实现分时传送时，不能同时有两个或两个以上三态门的控制端处于使能状态。态。六、报告要求六、报告要求(1)画出示波器观察到的波形，且输入与输出波形必须对应，即在一个相位平面上比较画出示波器观察到的波形，且输入与输出波形必须对应，即在一个相位平面上比较两者的相位关系。两者的相位关系。(2)根据要求设计的任务应有设计过程和设计逻辑图，记录实际检测的结果，并进行分析。根据要求设计的任务应有设计过程和设计逻辑图，记录实际检测的结果，并进行分析。(3)完成第七项中的思考题完成第七项中的思考题4。七、思考题七、思考题用用OC门时是否需外接其它元件门时是否需外接其它元件?如果需要，此元件应如何取值如果需要，

23、此元件应如何取值?几个几个OC门的输出端是否允许短接门的输出端是否允许短接?几个三态门的输出端是否允许短接几个三态门的输出端是否允许短接?有没有条件限制有没有条件限制?应注意什么问题应注意什么问题?如何用示波器来测量波形的高、低电平如何用示波器来测量波形的高、低电平?八、实验仪器与器材八、实验仪器与器材1、JD2000通用电学实验台一台通用电学实验台一台2、CA8120A示波器一台示波器一台3、DT930FD数字多用表一块数字多用表一块4、主要器材、主要器材74LS011片，片，74LS041片，片，74LS2442片，片，逻辑开关盒逻辑开关盒1个个电阻电阻1k3只只实验三实验三编码器与译码器

24、编码器与译码器一、实验目的一、实验目的1验证编码器与译码器的逻辑功能。验证编码器与译码器的逻辑功能。2熟悉集成编码器与译码器的测试方法及使用方法。熟悉集成编码器与译码器的测试方法及使用方法。二、实验原理二、实验原理编码器的功能是将一组信号按照一定的规律变换成一组二进制代码。编码器的功能是将一组信号按照一定的规律变换成一组二进制代码。74148为为8线线3线优先编码器，有线优先编码器，有8个编码输入端个编码输入端I0、Il、I7和和3个编码输出端个编码输出端A2A1A0。输出为。输出为842l码码的反码，输入低电平有效。在逻辑关系上，的反码，输入低电平有效。在逻辑关系上，I7为最高位，且优先级最

25、高。其真值表见表为最高位，且优先级最高。其真值表见表3_3_1。表表3_3_18线一线一3线优先编码器线优先编码器74148真值表真值表 注：其中S为使能端，Ys为选通输出端，YEX为扩展输出端。译码器的功能是将具有特定含义二进制码转换成相应的控制信号。7442为4线-10线译码器(BCD输入)，有4个输入端D、C、B、A(A为低位)和10个输出端Y0、Y1Y9。译码输出为低电平。真值表见表3_3_2 表3_3_2 4线 一10线译码器真值表三、预习要求图三、预习要求图3_3_174LSl48和和74LS04的引脚排列的引脚排列复习教材中编码器与译码器的有关内容，熟悉所用器件复习教材中编码器与

26、译码器的有关内容，熟悉所用器件74LSl48、74LSl38的引脚排的引脚排列。列。图3_3_1 74LSl48和74LS04的引脚排列四、实验内容及步骤四、实验内容及步骤 1、8线-3线优先编码器功能测试 8线-3线优先编码器74LSl48和反相器74LS04的引脚排列如图3_3_1所示。图图4_2优优先编码器先编码器 (1)在通用电学实验台上按图4_2电路对优先编码器74LSl48和反相器74LS04进行连线。(2)在输入端按照表3_3_3加入高低电平（“0”态接地，“1”态接+Vcc(+5V)），用万用表测试输出电压并将测试结果填入表3_3_3中。图3_3_4 译码器作为数据分配器表表3

27、_3_3测量优先编码器真值表测量优先编码器真值表2、3线线8线译码器的功能测试线译码器的功能测试3线线8线译码器线译码器74LSl38的引脚排列如图的引脚排列如图3_3_3所示。所示。(1)在通用电学实验台上将在通用电学实验台上将3线线8线译码器线译码器74LSl38输入端按照表输入端按照表3_3_4加入高低电平，加入高低电平，用万用表测试输出电压并将测试结果填入表用万用表测试输出电压并将测试结果填入表3_3_4中。中。(2)译码器作为数据分配器。按图译码器作为数据分配器。按图3_3_4接线，在脉冲输入端接线，在脉冲输入端D加入加入f=lkHz的矩形脉冲，的矩形脉冲，同时用示波器观察地址输入为

28、同时用示波器观察地址输入为A2A1A0=000、010、100、11l时的输入和各输出端的波形，时的输入和各输出端的波形，并按时问关系将输入、输出波形记录下来并按时问关系将输入、输出波形记录下来 图3_3_3 74LSl38的引脚排 表3_3_4 测量3线-8线译码器真值表五、实验仪器与器材五、实验仪器与器材1、JD2000通用电学实验台一台通用电学实验台一台2、CA8120A示波器一台示波器一台3、DT930FD数字多用表一块数字多用表一块4、主要器材、主要器材74LS1481片，片，74LS041片，片，74LS1381片，片，逻辑开关盒逻辑开关盒1个个六、实验报告六、实验报告l、作出实测

29、的、作出实测的74LSl48、74LSl38的真值表。画出图的真值表。画出图3_3_4实测的输入、输出波形。实测的输入、输出波形。2讨论两个器件输入、输出有效电平及使能端的作用。讨论两个器件输入、输出有效电平及使能端的作用。七、思考题七、思考题174LSl38输入使能端有哪些功能输入使能端有哪些功能?74LSl48输入、输出使能端有什么功能输入、输出使能端有什么功能?2怎样将怎样将74LSl38扩展为扩展为416线译码器？线译码器？实验四实验四数据选择器数据选择器一、实验目的一、实验目的1熟悉数据选择器的基本功能及测试方法。熟悉数据选择器的基本功能及测试方法。2学习用数据选择器作逻辑函数产生器

30、的方法。学习用数据选择器作逻辑函数产生器的方法。二、实验原理二、实验原理数据选择器的功能是从多个通道的数据中选择一个传送到唯一的公共数据通道上。数据选择器的功能是从多个通道的数据中选择一个传送到唯一的公共数据通道上。74151是一种典型的集成数据选择器，它有是一种典型的集成数据选择器，它有3个地址输入端个地址输入端S2S1S0，可选择，可选择I0I78个数据源，个数据源，具有两个互补输出端具有两个互补输出端Z和。其功能表如表和。其功能表如表3_4_1所示。所示。表表3_4_1数据选择器数据选择器7415l功能表功能表 2用用7415l实现三位奇数校验器的功能。实现三位奇数校验器的功能。三位奇数

31、校验器的真值表如表三位奇数校验器的真值表如表3_4_3所示，要求用所示，要求用7415l实现其功能。实现其功能。表表3_4_3三位奇数校验器的真值表三位奇数校验器的真值表提示：提示：(1)根据真值表写出该逻辑函数的最小项表达式为：Y=C+B +A+ABC (2)根据式(5.1)画出74151接线图如图3_4_2。按表3_4_3测量相应的的输出状念，验证是否满足三位奇数校验器的逻辑功能。四、实验仪器与器材四、实验仪器与器材1、JD2000通用电学实验台通用电学实验台一台一台2、CA8120A示波器一台示波器一台3、DT930FD数字多用表一块数字多用表一块4、主要器材、主要器材74LS1511片

32、，片，逻辑开关盒逻辑开关盒1个个五、实验报告五、实验报告整理实验数据及结果，按要求填写表格，总结数据选择器的基本功能及其应用。整理实验数据及结果，按要求填写表格，总结数据选择器的基本功能及其应用。六、思考题六、思考题1除了作逻辑函数产生器外，数据选择器还有哪些方面的应用除了作逻辑函数产生器外，数据选择器还有哪些方面的应用?2试用两片试用两片8选选l数据选择器组成一个数据选择器组成一个16选选l的数据选择器。的数据选择器。图3_4_2 用74151实现三位奇数校 实验五实验五移位寄存器移位寄存器一、实验目的一、实验目的1掌握中规模四位双向移位寄存器逻辑功能及测试方法。掌握中规模四位双向移位寄存器

33、逻辑功能及测试方法。2研究由移位寄存器构成的环形计数器和串行累加器工作原理。研究由移位寄存器构成的环形计数器和串行累加器工作原理。二、预习要求二、预习要求1、复习有关寄存器内容。、复习有关寄存器内容。2、查阅、查阅74LS74和和74LSl93引脚排列。引脚排列。3、用、用EWB仿真实验内容。仿真实验内容。三、实验原理三、实验原理在数字系统中能寄存二进制信息，并进行移位的逻辑部件称为移位寄存器。根据移位在数字系统中能寄存二进制信息，并进行移位的逻辑部件称为移位寄存器。根据移位寄存储信息的方式有：串入串出、串入并出、并入串出、并入并出四种形式，按移位方向寄存储信息的方式有：串入串出、串入并出、并

34、入串出、并入并出四种形式，按移位方向有左移、右移两种。有左移、右移两种。本实验采用四位双向通用移位寄存器，型号为本实验采用四位双向通用移位寄存器，型号为74LSl94，引脚排列如图，引脚排列如图3_5_l所示，所示，DA、DB、DC、DD为并行输入端；为并行输入端；QA、QB、QC、QD为并行输出端；为并行输出端；SR为右移串行输入端；为右移串行输入端；SL为左移串行输入端；为左移串行输入端；S1、S0为操作模式控制端；为直接无条件清零端；为操作模式控制端；为直接无条件清零端；CP为时钟输入为时钟输入端。端。寄存器有四种不同操作模式：寄存器有四种不同操作模式：并行寄存；并行寄存；右移右移(方向

35、由方向由QAQD)；右移右移(方向方向由由QDQA)；保持。保持。S1、S0和的作用如表和的作用如表3_5_l所示。所示。移位寄存器应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；移位寄存器应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。本实可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。本实验研究移位寄存器用作环形计数器和串行累加器的情况。验研究移位寄存器用作环形计数器和串行累加器的情况。把把移移位位寄寄存存器器的的输输出出反反馈馈到到它它的的串串行行输输入入端

36、端，就就可可以以进进行行循循环环移移位位，如如图图3_5_2(a)的的四四位位寄寄存存器器中中，把把输输出出QD和和右右移移串串行行输输入入端端SR相相连连接接，设设初初始始状状态态QAQBQcQD=1000，则则在在时时钟钟脉脉冲冲作作用用下下QAQBQcQD将将依依次次变变为为0100001000011000，其其波波形形如如图图3_5_2(b)所所示示。可可见见它它是是一一个个具具有有四四个个有有效效状状态态的的计计数数器器，图图3_5_2(a)电电路路可可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序

37、脉冲发生器。图3_5_l 移位寄存器74LSl94引脚排列表3_5_l累加器是由移位寄存器和全加器组成的一种求和电路，它的功能是将本身寄存的数和累加器是由移位寄存器和全加器组成的一种求和电路，它的功能是将本身寄存的数和另一个输入的数相加，并存放在累加器中。另一个输入的数相加，并存放在累加器中。设开始时，被加数设开始时，被加数A=ANlAo和加数和加数B=BN1B。已分别存入。已分别存入N+1位累加和移位寄位累加和移位寄存器和加数移位寄存器中。进位触发器已被清零。当第一个时钟脉冲到来之前，全加器各存器和加数移位寄存器中。进位触发器已被清零。当第一个时钟脉冲到来之前，全加器各输入、输出情况为输入、

38、输出情况为An=Ao、Bn=B0、Cn1=O、Sn=Ao+Bo+O=So、Cn=C1。在第一。在第一个个CP脉冲到来后，脉冲到来后，So存入累加和移位寄存器最高位，存入累加和移位寄存器最高位，Co存入进位触发器存入进位触发器D端，且两个移端，且两个移位寄存器中的内容都向右移动一位，此时全加器输出为位寄存器中的内容都向右移动一位，此时全加器输出为Sn=A1+B1+Co=S1、Cn=C1。在第二个在第二个CP脉冲到来后，两个移位寄存器的内容又右移一位，此时全加器的输出为脉冲到来后，两个移位寄存器的内容又右移一位，此时全加器的输出为Sn=A2=B2+Cl=S2、Cn=C2。如此顺序进行，到第。如此顺

39、序进行，到第N+1个时钟脉冲后，不仅原先存入两个时钟脉冲后，不仅原先存入两个寄存器中的数已被全部移出，且个寄存器中的数已被全部移出，且A、B两个数相加的和及最后的进位两个数相加的和及最后的进位Cn1也被全部存入也被全部存入累加和移位寄存器中。若需继续累加，则加数移位寄存器中需再存入新的加数。累加和移位寄存器中。若需继续累加，则加数移位寄存器中需再存入新的加数。图3_4_2 用74151实现三位奇数校 中规模集成移位寄存器，其位数往往以四位居多，当需要的位数多于四位，可把几块中规模集成移位寄存器，其位数往往以四位居多，当需要的位数多于四位，可把几块移位寄存器用级连的方法来扩展位数。移位寄存器用级

40、连的方法来扩展位数。四、实验内容及步骤四、实验内容及步骤1测试移位寄存器测试移位寄存器74LSl94的逻辑功能图的逻辑功能图3_5_4测试移位寄存器测试移位寄存器74LSl94的逻辑功能的逻辑功能按图按图3_5_4接线，、接线，、S1、S0、SL、SR、DA、DC、DD分别接逻辑开关，分别接逻辑开关，QA、QB、QC、QD接电平指示器（或逻辑开关盒上的发光二极管），接电平指示器（或逻辑开关盒上的发光二极管），CP接单次脉冲源，按表接单次脉冲源，按表3_5_2所规所规定的输入状态，逐项进行测试。定的输入状态，逐项进行测试。(1)清除清除令令=O，其它输入均为任意状态，这时寄存器输出，其它输入均为

41、任意状态，这时寄存器输出QA、QB、QC、QD均为零。清除功均为零。清除功能完成后，置能完成后，置=1。(2)送数送数令令=S1=S0=1，送入任意四位二进制数，如，送入任意四位二进制数，如DADBDCDD=abcd，加，加CP脉冲，观察脉冲，观察CP=O、CP由由O1、CP由由10三种情况下寄存器输出状态的变化，分析寄存器输出状三种情况下寄存器输出状态的变化，分析寄存器输出状态变化是否发生在态变化是否发生在CP脉冲上升沿，记录之。脉冲上升沿，记录之。图3_5_3 累加器原理图图3_5_4 测试移位寄存器74LSl94的逻辑功能表3_5_2(3)右移右移令令=l、S1=O、So=l，消零，或用

42、并行送数字置寄存器输出。由右移输入端，消零，或用并行送数字置寄存器输出。由右移输入端SR送入送入二进制数码如二进制数码如0100，由，由CP端连续加四个脉冲，观察输出端情况，记录之。端连续加四个脉冲，观察输出端情况，记录之。(4)左移左移令令=1、S1=1、S0=0，先清零或预置，由左移输入端，先清零或预置，由左移输入端SL送入二进制数码如送入二进制数码如1111，连，连续加四个续加四个CP脉冲，观察输出情况，记录之。脉冲，观察输出情况，记录之。(5)保持保持寄存器预置任意四位二进制数码寄存器预置任意四位二进制数码abcd令令=1、S1=O，加，加CP脉冲，观察寄存器输出状态，记录之。脉冲，观

43、察寄存器输出状态，记录之。注：保留接线，待用。注：保留接线，待用。2循环移位循环移位将实验内容将实验内容1接线中接线中QD及及SR与电平指示器及逻辑开关的接线断开，井将与电平指示器及逻辑开关的接线断开，井将QD与与SR直接直接连接，其它接线均不变动，用并行送数法预置寄存器输出为某二进制数码连接，其它接线均不变动，用并行送数法预置寄存器输出为某二进制数码(如如0100)，然后，然后进行右移循环，观察寄存器输出端变化，记入表进行右移循环，观察寄存器输出端变化，记入表3_5_3中。中。3累加运算累加运算按图按图3_5_5连接实验电路。、连接实验电路。、S1、S0接逻辑开关，接逻辑开关，CP接单次脉冲

44、源，由于逻辑开关数量接单次脉冲源，由于逻辑开关数量有限，两寄存器并行输入端有限，两寄存器并行输入端DADD高电平时接逻辑开关高电平时接逻辑开关(掷向掷向“l”处处)，低电平时接地。，低电平时接地。两寄存器输出接电平指示器。两寄存器输出接电平指示器。表表3_5_3表表3_5_4 (1)D触发器置零触发器置零使使74LS74的端为低电平，再变为高电平。的端为低电平，再变为高电平。(2)送数送数令令=S1=S0=1，用并行送数方法把三位加数，用并行送数方法把三位加数(A2A1A0)和三位被加数和三位被加数(B2B1B0)分别送入分别送入累加和移位寄存器累加和移位寄存器A和加数移位寄存器和加数移位寄存

45、器B中。然后进行右移，实现加法运算。连续输中。然后进行右移，实现加法运算。连续输入四个入四个CP脉冲，观察两个寄存器输出状态变化，记入表脉冲，观察两个寄存器输出状态变化，记入表3_5_4中。中。五、实验仪器与器材五、实验仪器与器材1、JD2000通用电学实验台一台通用电学实验台一台2、CA8120A示波器一台示波器一台3、DT930FD数字多用表一块数字多用表一块4、主要器材、主要器材74LSl942片，片，74LS741片，片，74LSl831片，片，逻辑开关盒逻辑开关盒1个个六、实验报告六、实验报告1分析表分析表3_5_2的实验结果，总结移位寄存器的实验结果，总结移位寄存器74LS194的

46、逻辑功能写入表格功能总结的逻辑功能写入表格功能总结一栏中。一栏中。2根据实验内容根据实验内容2的结果，画出四位环形计数器的状态转换图及波形图。的结果，画出四位环形计数器的状态转换图及波形图。3分析累加运算所得结果的正确性。分析累加运算所得结果的正确性。七、思考题七、思考题1、在对、在对74LS194进行送数后，若要使输出端改成另外的数码，是否一定要使寄存器清进行送数后，若要使输出端改成另外的数码，是否一定要使寄存器清零零?图图3_5_6CC4194引脚排列图引脚排列图2、使寄存器清零，除采用输入低电平外，可否采用右移或左移的方法、使寄存器清零，除采用输入低电平外，可否采用右移或左移的方法?可否

47、使用并行可否使用并行送数法送数法?若可行，如何进行操作若可行，如何进行操作?3、若进行循环左移，图、若进行循环左移，图3_5_4接线应如何改装接线应如何改装?注：注：CMOSCC4194四位双向移位寄存器与四位双向移位寄存器与TTL74LS194功能相同，可互换使用。引功能相同，可互换使用。引脚排列如图脚排列如图3_5_6所示。所示。图图3_5_6CC4194引脚排列图引脚排列图 图3_5_5 累加运算电路实验六实验六A/D转换实验转换实验一、实验目的一、实验目的1、熟悉使用集成、熟悉使用集成ADC0809实现八位模实现八位模数转换方法。数转换方法。2、掌握测试模、掌握测试模数转换器静态线性的

48、方法，加深对其主要参数意义的理解。数转换器静态线性的方法，加深对其主要参数意义的理解。3、熟悉集成、熟悉集成ADC0809的性能、引脚功能及其典型应用。的性能、引脚功能及其典型应用。二、实验原理二、实验原理AD转换器用于将模拟电量转换为相应的数字量，它是模拟系统到数字系统的接口转换器用于将模拟电量转换为相应的数字量，它是模拟系统到数字系统的接口电路。电路。AD转换器在进行转换期间，要求输入的模拟电压保持不变，因此在对连续变化转换器在进行转换期间，要求输入的模拟电压保持不变，因此在对连续变化的模拟信号进行模数转换前，需要对模拟信号进行离散处理，即在一系列选定时间上对输的模拟信号进行模数转换前，需

49、要对模拟信号进行离散处理，即在一系列选定时间上对输入的连续模拟信号进行采样，在样值的保持期间内完成对样值的量化和编码，最后输出数入的连续模拟信号进行采样，在样值的保持期间内完成对样值的量化和编码，最后输出数字信号。所以，字信号。所以，A/D转换分为采样转换分为采样保持和量化与编码两步完成。保持和量化与编码两步完成。采样采样保持电路对输入模拟信号抽取样值，并展宽保持电路对输入模拟信号抽取样值，并展宽(保持保持)；量化是对样值脉冲进行分级，；量化是对样值脉冲进行分级，编码是将分级后的信号转换成二进制代码。在对模拟信号采样时，必须满足采样定理：采编码是将分级后的信号转换成二进制代码。在对模拟信号采样

50、时，必须满足采样定理：采样脉冲的频率样脉冲的频率fs大于输入模拟信号最高频率分量的大于输入模拟信号最高频率分量的2倍，即倍，即fs2flmax。这样才能做到不失。这样才能做到不失真地恢复出原模拟信号。真地恢复出原模拟信号。AD转换器有多种型号。并联比较型、逐次逼近型和双积分型转换器有多种型号。并联比较型、逐次逼近型和双积分型A/D转换器各有特点，转换器各有特点，在不同的应用场合，应选用不同类型的在不同的应用场合，应选用不同类型的A/D转换器。高速场合下，可选用并联比较型转换器。高速场合下，可选用并联比较型D转换器，但受位数限制，精度不高，且价格贵；在低速场合，可选用双积分型转换器，但受位数限制