《逻辑与计算机设计基础》测试题-答案3.docx

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1、一、条件语句1case语句例1. 请简述下面程序实现的功能。module mux (out,i0,i1,i2,i3,s1,s0);output out;input i0,i1,i2,i3;input s1,s0;/把输出变量声明为寄存器类型reg out;/使输出out重新计算的所有输入信号必须写入always(.)的变量列表中always(s1 or s0 or i0 or i1 or i2 or i3 )begin case (s1,s0) 2b00: out = i0; 2b01: out = i1; 2b10: out = i2; 2b11: out = i3; default: ou

2、t = 1bx; endcaseendendmodule答案：使用case语句实现四选一多路选择器。例2. 请简述下面程序实现的功能。module Seg(SW,Q);input 2:0 SW;output 7:0 Q;reg 7:0 Q;always (SW)/always语句是否执行要看触发条件是否满足，如果满足则执行一次语句。/当SW有变化时激活下面语句。begin case (SW) 3b000: Q=8b11111110; 3b001: Q=8b11111101; 3b010: Q=8b11111011; 3b011: Q=8b11110111; 3b100: Q=8b1110111

3、1;3b101: Q=8b11011111;3b110: Q=8b10111111;3b111: Q=8b01111111;default:;endcaseendendmodule答案：3-8译码器。二、循环语句1. forever语句例：initialbegin clock=0; #5 forever #10 clock=clock;end问题：请画出上面语句所形成的波形图。2. while语句例：请简述下面程序实现的功能。begin reg 7:0 tempreg; count = 0; tempreg = rega; while(tempreg) begin if (tempreg0)

4、count = count+1; tempreg = tempreg1; endend答案：用while循环语句对rega这个八位二进制数中值为1的位数进行计数。3. for语句例：请简述下面程序实现的功能。begin reg 7:0 tempreg; count = 0; for (tempreg=rega; tempreg; tempreg = tempreg 1) if (tempreg0) count = count+1;end答案：用for语句来对rega这个八位二进制数中值为1的位数进行计数的另一种方法。三、结构声明语句1. task语句例：请简述下面程序实现的功能。module

5、adder 16(a,b,Cin,Sum,Cout);input 15:0 a,b;input Cin;output 15:0 Sum;output Cout;wire C8;always (a or b or Cin)begin adder 8 (a7:0,b7:0,Cin,Sum7:0,C8); adder 8 (a15:8,b15:8,C8,Sum15:8,Cout);endtask adder 8;input 7:0 ta,tb;input tcin;output 7:0 tsum;output tcout;tcout,tsum=ta+tb+tcin;endtaskendmodule答

6、案：16位全加器。2function语句例：两位十六进制数转换为两个共阳极七段码。请同学们原谅我没有打字录入程序，因为我觉得后面的解释能够帮助同学们理解程序，而且这样比较省空间。四. 编译预处理语句1. define和undef语句define语句用来定义宏，用宏名取代后面的符号串。其书写格式为：define 宏名 符号串undef语句用来取消前面由define语句定义的宏。其书写格式为：undef 宏名注意： 宏名为标识符，遵循标识符的命名规则，宏名中的字母不区分大小写； 宏定义语句后不跟分号，如果包含分号，则连同分号一起进行置换； 宏定义语句可以位于模块内，也可以位于模块外； 在引用宏时，

7、必须在宏名前加符号“”（位于主键盘左上角，其对应得上键盘字符为“”。注意这个符号是不同于单引号“”的）。(5) 宏名和宏内容必须在同一行中进行声明。如果在宏内容中包含有注释行，注释行不作为被置换的内容。例1. module test;reg a,b,c,d,e,out;define expression a+b+c+d;assign out=expression+e;endmodule经过宏展开以后，assign语句为assign out=?答案：assign out=a+b+c+d;+e; 出现语法错误。例2. 层层置换module test;reg a,b,c;wire out;define aa a+bdefine cc c+aaassign out=cc;endmodule经过宏展开以后，assign语句为assign out=?答案：assign out=c+a+b;