简单数字频率计设计优秀PPT.ppt
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1、简单数字频率计设计第一页,本课件共有16页实验4:5位数字频率计设计o实验目的:(1)利用Verilog HDL行为描述的方法,设计一个简单的数字频率计。(2)进一步了解、使用仿真和综合软件。o实验内容和要求:一、电路框图第二页,本课件共有16页实验4:5位数字频率计设计二、电路功能描述二、电路功能描述信号描述:信号描述:输入信号:clk为1024Hz信号;sig_in为输入待测信号;reset为清零信号,当reset=1时,电路清零,reset=0时,允许计数。输出信号:out_10K为counter输出万位BCD码,位宽为4;out_1k为counter输出的千位BCD码,位宽为4。out
2、_100为counter输出的百位BCD码,位宽为4;out_10为counter输出的十位BCD码,位宽为4。out_1为counter输出的个位BCD码,位宽为4。over_flow为计数溢出标志。当输入频率大于99999Hz时,over_flow=1,否则为0。第三页,本课件共有16页实验4:5位数字频率计设计内部信号:gate_clk=sig_in&gate.其中gate为一个周期信号,在一个周期里面,它的高电平持续时间为1s。load:在load1时,将counter的计数结果加以输出,否则输出不变;clear:清零信号,当counter的结果输出后,将counter清零,从而保证c
3、ounter的结果是1s内sig_in的脉冲个数。Gate_clk,load和clear信号的时序关系第四页,本课件共有16页实验4:5位数字频率计设计三、实验内容三、实验内容(1)写出counter,control和f_counter的verilog描述,通过by name方式将三者连接起来;(2)写出相应的testbench,并进行前仿真。(3)注意输出的高位灭零;即如果结果是0123,输出显示应该为123,将最高位的“0”灭掉。第五页,本课件共有16页实验:5位数字频率计设计o设计提高设计提高 适当改变电路结构,使得发生溢出时,输出的数码管都显示为“FFFFF”,并按照4Hz的速度闪烁。
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