一个VHDL设计由若干个VHDL文件构成-每个文件主要包含上课讲义.ppt

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1、一个一个VHDLVHDL设计由若干个设计由若干个VHDLVHDL文件构成文件构成-每个文每个文件主要包含件主要包含2.1 VHDL语言设计的基本单元语言设计的基本单元基本单元：基本设计实体，可很简单，如门，基本单元：基本设计实体，可很简单，如门，也可很复杂，如包含也可很复杂，如包含CPU的系统。的系统。设计一个数字系统，首先要解决两个问题：设计一个数字系统，首先要解决两个问题：1）输入、输出是什么；输入、输出是什么；2）内部完成什么功能。）内部完成什么功能。对于对于1，由实体，由实体(Entity)说明来描述；说明来描述；对于对于2，由构造体（，由构造体（Architecture)来描述。来描

2、述。Entity mux isGeneric(m:Time:=1ns);Port(do,d1,sel:IN Bit;q:out Bit);End mux;Architecture connect Of mux isSignal tmp:Bit;Begin cale:Process(d0,d1,sel)Variable tmp1,tmp2,tmp3:Bit;Begin tmp1:=d0 AND sel;tmp2:=d1 AND(NOT sel);tmp3:=tmp1 OR tmp2;tmp=tmp3;q=tmp AFTER m;END PROCESS;END CONNECT;实体说明部分实体说明

3、部分构造体说明部分构造体说明部分一个二选一数据选择一个二选一数据选择器的描述器的描述2.1.1 实体说明实体说明 实体中定义电路单元和使用环境的接口，实体名必须实体中定义电路单元和使用环境的接口，实体名必须与电路名相同。与电路名相同。实体的格式实体的格式ENTITY 实体名实体名 IS类属参数说明类属参数说明；端口说明端口说明；END 实体名；实体名；1）VHDL语言书写不分大语言书写不分大 小写；（个别例外）小写；（个别例外）2）中内容有时可不要；中内容有时可不要；3）END后的实体名可省。后的实体名可省。1.类属参数说明类属参数说明1）类属参数说明（）类属参数说明（generic)用来为设

4、计引入信息，如时间；用来为设计引入信息，如时间；2）类属参数说明（）类属参数说明（generic)必须放在端口之前；必须放在端口之前；3）类属参数说明（）类属参数说明（generic)常用来设计通用元件。常用来设计通用元件。2.端口说明端口说明格式：格式：Port(端口名端口名，端口名，端口名：方向：方向 数据类型名；数据类型名；端口名端口名，端口名，端口名：方向：方向 数据类型名数据类型名)；1)端口名端口名 电路外部引脚的名称，通常用英文字母加数字命名，如电路外部引脚的名称，通常用英文字母加数字命名，如d0,A1,En,clk,LD.2)端口方向（模式）端口方向（模式）端口方向定义外部引脚

5、信息的方向，共有五种：端口方向定义外部引脚信息的方向，共有五种：in,out,inout,buffer,linkage 常用前常用前4种种Linkage:不指定方向，任何方向均可连接不指定方向，任何方向均可连接,只在文挡中使用。只在文挡中使用。IN 信号进入实体但并不输出；信号进入实体但并不输出；OUT 信号离开实体但并不输入；并且不能在有内部反信号离开实体但并不输入；并且不能在有内部反 馈情况下使用；馈情况下使用；INOUT 信号是双向的（既可以进入实体，也可以离开实信号是双向的（既可以进入实体，也可以离开实 体）；体）；BUFFER 信号输出到实体外部，同时也可在实体内部反馈；信号输出到实

6、体外部，同时也可在实体内部反馈；BUFFER（缓冲）是（缓冲）是INOUT（双向）的子集，但不是由外部（双向）的子集，但不是由外部 驱动。驱动。端口模式可用下图说明端口模式可用下图说明:（黑框代表一个设计或模块）（黑框代表一个设计或模块）IN OUT BUFFER INOUT3）数据类型）数据类型VHDL中有中有10种数据类型，但逻辑设计只用两种种数据类型，但逻辑设计只用两种,另在库中还定另在库中还定义了多种数据类型：义了多种数据类型：1.Bit 2.bit_vector2.Bit:位逻辑数据类型，取值为位逻辑数据类型，取值为0或或1；3.bit_vector：位矢量，取值为一组二进制位。位矢

7、量，取值为一组二进制位。Port(do,d1,sel:IN Bit;q:out Bit；bus:out bit_vector(7 downto 0);Library ieee;在编译时在指定的库、在编译时在指定的库、Use ieee.std_logic_1164.all 包中寻找这种数据类型包中寻找这种数据类型Entity mu isPort(do,d1,sel:IN std_logic;q:out std_logic；bus:out std_logic_vector(7 downto 0);End mu;2.1.2 构造体构造体构造体构造体(Architecture)定义实体的实现，即电路的

8、具体描述定义实体的实现，即电路的具体描述.构造体的一般格式如下：构造体的一般格式如下：Architecture of is begin 以下开始构造体，用于描述设计的功能以下开始构造体，用于描述设计的功能-concurrent signal assignments 并行语句信号赋值并行语句信号赋值-processes 进程（顺序语句描述设计）进程（顺序语句描述设计）-component instantiations 元件例化元件例化end；-构造体声明区域构造体声明区域-声明构造体所用的内部信号及数据类型声明构造体所用的内部信号及数据类型-如果使用元件例化，则在此声明所用的元件如果使用元件例化

9、，则在此声明所用的元件定义语句定义语句1.构造体名称的命名：一般以描述方法命名，描述方法一般有：构造体名称的命名：一般以描述方法命名，描述方法一般有：行为特性：行为特性：behavioral 简写为简写为beh 结构结构：structural 简写为简写为 str 数据流数据流：dataflow如：如：Architecture beh Of mux is2.定义语句：位于定义语句：位于architecture和和begin之间，用于对构造体内部使之间，用于对构造体内部使用的信号、变量、数据类型和函数定义。用的信号、变量、数据类型和函数定义。Architecture beh Of mux is

10、signal n1:bit;begin 1)信号为内部使用，不须加方向信号为内部使用，不须加方向2)信号应有名和数据类型信号应有名和数据类型3.并行处理语句：位于并行处理语句：位于begin和和end 之间，描述构造体的行为和电路之间，描述构造体的行为和电路 连接关系。连接关系。所谓所谓并行并行，指多个语句不以书写顺序执行。，指多个语句不以书写顺序执行。一数据选择器的构造体：一数据选择器的构造体：architecture arch of mux4 is begin y=(a0 and not(s(0)or(a1 and s(0)and not(s(1)or(a2 and not s(0)or(

11、a3 and s(0)and s(1);end archmux;y=a0s1s0+a1s1s0+a2s1s0+a3s1s0 =(a0s0+a1s0)s1+(a2s0+a3s0)s1 2.2 VHDL 语言构造体的子结构语言构造体的子结构一个构造体可以用几个子结构来构成，即一个系统可以用几个比较一个构造体可以用几个子结构来构成，即一个系统可以用几个比较独立的模快来构成。独立的模快来构成。1.BLOCK语句结构语句结构2.PROCESS语句结构语句结构3.SUBPROGRAMS语句结构语句结构2.2.1 BLOCK语句结构描述语句结构描述1.BLOCK语句的结构语句的结构格式：格式：块结构名；块结

12、构名；block begin end block 块结构名；块结构名；Entity mux isPort(d0,d1,sel:IN Bit;q:out Bit);End mux;Architecture connect Of mux isSignal tmp1,tmp2,tmp3:Bit;Begin cale:blockBegin tmp1=d0 AND sel;tmp2=d1 AND(NOT sel);tmp3=tmp1 OR tmp2;q=tmp3;End block cale;END CONNECT;一个二选一数据选择一个二选一数据选择器的描述器的描述2.块（块（block）和子原理图的

13、关系：一个）和子原理图的关系：一个block相当于总图中的一个相当于总图中的一个 子图，分块设计有利于编辑查错。子图，分块设计有利于编辑查错。3.块（块（block）中语句的并发性：）中语句的并发性：block中的语句为并发的。中的语句为并发的。4.卫式卫式block（Guarded block):指满足条件时，块语句执行，不满足指满足条件时，块语句执行，不满足 时不执行。时不执行。例：例：begin G1:block(clk=1)begin q=guarded d after 5ns;qb=guarded not(d)after 7ns;end block G1;1)卫式块不能综合；卫式块不

14、能综合；2）after语句不能综合；语句不能综合；3）当满足）当满足clk=1时执行。时执行。d q qbclk2.2.2进程（进程（process)语句结构描述语句结构描述1.process语言结构语言结构进程名进程名：process(信号信号1，信号，信号2,)Begin End process;Architecture connect Of mux isSignal tmp:Bit;Begin cale:Process(d0,d1,sel)Variable tmp1,tmp2,tmp3:Bit;Begin tmp1:=d0 AND sel;tmp2:=d1 AND(NOT sel);tm

15、p3:=tmp1 OR tmp2;tmp=tmp3;qb then max:=a;else max:=b;end if;end cale;如定义过程：如定义过程：调用调用 过程过程Begin cale(d1,d2,q1,q2);-错误，并行语句。错误，并行语句。Process(d3,d4)Variable a,b:integer;Begin cale(d3,d4,a,b);-正确正确 2.函数语句函数语句1）格式：）格式：function 函数名函数名（参数（参数1，2)return 数据类型名数据类型名 is 定义语句定义语句 begin 顺序语句顺序语句 返回变量名返回变量名 end 函数

16、名；函数名；子程序可定义在子程序可定义在进程进程、包包和和构造体构造体中。例中。例2-9为定义在为定义在包包中的例子。定义了一中的例子。定义了一 个个max 函数。函数。2）函数调用及结果返回）函数调用及结果返回 函数调用和一般高级语言相同；函数调用和一般高级语言相同；函数调用既可在并行语句中，也可在顺序语句中；函数调用既可在并行语句中，也可在顺序语句中；函数和过程通常不必指定参数的矢量长度；函数和过程通常不必指定参数的矢量长度；例例2-9是将是将max 函数放在了名为函数放在了名为bpac的包中，而的包中，而bpac 包应放在库中。包应放在库中。例例2-10第第1行应写为行应写为 libra

17、ry ieee;library newlib;由例由例2-10可知，可知，bpac包存放在包存放在newlib库中。库中。2.3 包集合、库及配置包集合、库及配置 包集合、库及配置是三个可独立编译的源设计单包集合、库及配置是三个可独立编译的源设计单元。元。2.3.1库库(Library)库专门存放预先编译好的程序包、实体、构造体和配库专门存放预先编译好的程序包、实体、构造体和配置等，这样它们就可以在其它设计中被调用。库的功能类置等，这样它们就可以在其它设计中被调用。库的功能类似一个子目录或文件夹。使用库时，要进行库说明。似一个子目录或文件夹。使用库时，要进行库说明。LIBRARY ieee；l

18、ibrary newlib；1.库的种类库的种类有有5种：种：ieee;std;面向面向ASIC的库；的库；work;用户定义库。用户定义库。其中：其中：ieee库库为为ieee正式认可的库，使用库中包时要说明；正式认可的库，使用库中包时要说明；std库库为为VHDL的标准库，使用该库中数据可不必说明；但的标准库，使用该库中数据可不必说明；但 使用库中使用库中TEXTIO包须说明。包须说明。库名库名程序包名程序包名包中预定义内容包中预定义内容stdstandardVHDL类型，如类型，如bit，bit_vectorieeestd_logic_1164定义定义std_logic，std_logi

19、c_vector等等ieeenumeric_std定义了一组基于定义了一组基于std_logic_1164中中定义的类型的算术运算符，如定义的类型的算术运算符，如“+”，“-”，SHL，SHR等等ieeestd_logic_arith定义有符号与无符号类型，及基于定义有符号与无符号类型，及基于这些类型上的算术运算。这些类型上的算术运算。ieeestd_logic_signed定义了基于定义了基于std_logic与与std_logic _ vector类型上的有符号的算术运算类型上的有符号的算术运算ieeestd_logic_unsigned定义了基于定义了基于std_logic与与std_l

20、ogic_ vector类型上的无符号的算术运算类型上的无符号的算术运算面向面向ASIC库库：由工具商提供的库，在由工具商提供的库，在MAX-PLUS中，有中，有ALTERA公司自己定义的库，名为公司自己定义的库，名为ALTERA.里面里面存放两个程序包。存放两个程序包。1）maxplus2;2)megacore.WORK 库库：现行作业库，使用不必说明。：现行作业库，使用不必说明。用户定义库用户定义库：由用户自己定义，使用需要说明。使用工作：由用户自己定义，使用需要说明。使用工作 界面窗口中的界面窗口中的options 选项，在选项，在user libraries 选项中选择你所要存放库的路

21、径。选项中选择你所要存放库的路径。2.库的使用库的使用1）库的说明）库的说明 如：如：library ieee;use ieee.std_logic_1164.all;2)库说明的作用范围库说明的作用范围 作用范围为它下面的一个设计（包括实体、构造体和配作用范围为它下面的一个设计（包括实体、构造体和配置等）。置等）。当有两个实体时，应有两个库使用说明。（如例当有两个实体时，应有两个库使用说明。（如例2-11）2.3.2 包集合包集合 包集合中存放信号定义、常量、数据类型、元包集合中存放信号定义、常量、数据类型、元件语句、函数、过程等，它可以编译，使用时用件语句、函数、过程等，它可以编译，使用时

22、用use语句。语句。如：如：use ieee.std_logic_1164.all;包结构：包结构：package 包集合名包集合名 is 说明语句说明语句；end 包集合名；包集合名；Package body 包集合名包集合名 is 说明语句说明语句；end 包集合名；包集合名；包的说明部分（包头）包的说明部分（包头）包体（可选）包体（可选）-包头说明包头说明PACKAGE Logic IS TYPE Three_level_logic IS(0,1,Z);CONSTANT Unknown_Value:Three_level_logic:=0;FUNCTION Invert(input:Th

23、ree_level_logic)RETURN Three_level_logic;END Logic;-包体说明包体说明PACKAGE BODY Logic IS -如下是函数的子程序体如下是函数的子程序体 FUNCTION Invert(input:Three_level_logic)RETURN Three_level_logic;BEGIN CASE input ISWHEN 0=RETURN 1;WHEN 1=RETURN 0;WHEN Z=RETURN Z;END CASE;END Invert;END Logic;关于包：关于包：1）一个元件、函数或过程如只在包体中定义，则只能在）

24、一个元件、函数或过程如只在包体中定义，则只能在 本包体中调用（例本包体中调用（例2-12），如要在其它设计中调用，如要在其它设计中调用，必须在包头中说明，必须在包头中说明，建议函数和过程在包中定义建议函数和过程在包中定义；2）包可以只有包头，无包体；（例）包可以只有包头，无包体；（例2-13）例例2-13 在包在包upac中，定义了中，定义了 k:常量；常量；instruction:枚举类型（一种数据类型）枚举类型（一种数据类型）cpu_bus:4位位矢量。位位矢量。2.3.3 配置配置 配置语句描述层与层之间，实体与结构体之间的配置语句描述层与层之间，实体与结构体之间的连接关系。连接关系。如

25、：一个电路，实体是一个（表示框图），但构造体可有如：一个电路，实体是一个（表示框图），但构造体可有多个（实现方法多种），可利用配置语句把不同的构造体多个（实现方法多种），可利用配置语句把不同的构造体连接起来，验证其性能。连接起来，验证其性能。格式：格式：Configuration 配置名配置名 of 实体名实体名 is 语句说明语句说明；（如；（如for 选配构造名选配构造名 end 选配构造名选配构造名;)end 配置名；配置名；关于配置：关于配置：配置只用于模拟仿真；配置只用于模拟仿真；综合工具忽略所有的配置，只对最后输入的结构体进行综合；综合工具忽略所有的配置，只对最后输入的结构体进行综

26、合；见见例例2-14，实体是一个实体是一个计数器计数器，构造体，构造体 small_count为为8位计数器位计数器，构造体构造体 big_count为为16位计数器。位计数器。如编译如编译:Configuration small_count of counter is end small_count;则实现则实现8位计数器；位计数器；如编译如编译:Configuration big _count of counter is end big_count;则实现则实现16位计数器；位计数器；在例在例2-14中，由于中，由于max-plus中的中的std_std_logic包中无包中无T_wlog

27、ic类类 型，可改用型，可改用ieee库中的库中的std_logic_1164包，用包，用std_logic类型类型在例在例2-14中，实体中中，实体中data_in和和data_out均为整数类型（均为整数类型（integer)，则自动设置为则自动设置为32位（由计算机定）；位（由计算机定）；例例2-14，综合结果为，综合结果为32位输出位输出的模的模216计数器。计数器。第第3 章章 VHDL语言的数据类型及运算操作符语言的数据类型及运算操作符3.1 VHDL语言的客体及其分类语言的客体及其分类 在逻辑设计中，在逻辑设计中，VHDL语言常用的数据对象为信号、语言常用的数据对象为信号、常量、

28、变量，数据对象称为常量、变量，数据对象称为客体。客体。3.1.1常量（或常数）常量（或常数）常量在设计描述中保持某一规定类型的特定值不常量在设计描述中保持某一规定类型的特定值不变变。如利用它可设计不同模值的计数器，模值存于常。如利用它可设计不同模值的计数器，模值存于常量中，不同的设计，改变模值仅需改变此常量值。量中，不同的设计，改变模值仅需改变此常量值。格式：格式：CONSTANT 常量名：数据类型：常量名：数据类型：=表达式；表达式；常量赋值符号为常量赋值符号为“:=”。例例 constant vcc:real:=5.0;3.1.2 变量变量(variable)变量只在给定的变量只在给定的进

29、程进程中用于声明局部值或用于中用于声明局部值或用于子程序子程序中中,可以是任意类型。赋值符号为可以是任意类型。赋值符号为“:=”。变量说明格式：变量说明格式：variable 变量名变量名：数据类型：数据类型 约束条件：约束条件：=表达式；表达式；例：例：variable cnt:integer range 0 to 255:=10;变量赋值立即生效，不产生附加延时，变量赋值立即生效，不产生附加延时，不能写成：不能写成：y:=x after 10ns;3.1.3 信号（信号（Signal）信号表示一条连线，通常在构造体、包集合和实信号表示一条连线，通常在构造体、包集合和实体中说明，体中说明，信

30、号是全局量，内部信号说明不要注明数信号是全局量，内部信号说明不要注明数据流向，外部信号（外部信号对应为据流向，外部信号（外部信号对应为in，out，inout，buffer）说明时）说明时signal省略。省略。信号也可在状态机中信号也可在状态机中表示状态变量。信号赋值符号为表示状态变量。信号赋值符号为“=”。信号说明格式：信号说明格式：signal 信号名：数据类型信号名：数据类型 约束条件：约束条件：=表达式；表达式；信号赋初值信号赋初值 用用“:=”程序中信号代入用程序中信号代入用“=”例：例：signal a:bit;3.1.4 信号和变量值代入的区别信号和变量值代入的区别1）变量赋值

31、是立即执行的；）变量赋值是立即执行的；2）信号的代入和语句的处理在时间上是分开的。）信号的代入和语句的处理在时间上是分开的。在例在例3-1的前部分，的前部分，A，B，C，D为信号，当语句处为信号，当语句处理时，信号并不立即代入，当结束进程时，信号才理时，信号并不立即代入，当结束进程时，信号才被代入。被代入。在例在例3-1的前部分，的前部分，A，B，C，D为变量，当语句处为变量，当语句处理时，变量立即赋值。所以前后两部分结果不同。理时，变量立即赋值。所以前后两部分结果不同。下面是一个下面是一个加法器加法器的例子：的例子：Entity bcdadder is Port(op1,op2 :in in

32、teger range 0 to 15;result :out integer range 0 to 31 );End dcdadder;Architecture behavior of bcdadder is constant adjustnum:integer:=6 -定义一常量定义一常量:整数型整数型,值为值为6 signal binadd :integer range 0 to 18;-定义一个信号定义一个信号,以保存两数二进制相加的和以保存两数二进制相加的和.Begin binadd9 then tmp:=adjustnum;-变量赋值变量赋值,立即起作用立即起作用 else tmp

33、:=0;end if;result0的整数的整数字符串字符串(string)字符矢量字符矢量3.2.2 用户定义的数据类型用户定义的数据类型VHDL允许用户自己定义数据类型：允许用户自己定义数据类型：格式：格式：type 数据类型名数据类型名，数据类型名，数据类型名 数据类型定义数据类型定义；由用户定义的数据类型可有多种：由用户定义的数据类型可有多种：枚举；整数；实数；浮点数；数组；存取；文件；记录；时间枚举；整数；实数；浮点数；数组；存取；文件；记录；时间3.2.3 用户定义的子类型用户定义的子类型VHDL允许用户自己给数据类型加以限制，形成子类型：允许用户自己给数据类型加以限制，形成子类型

34、：格式格式 subtype 子类型名子类型名 is 数据类型名数据类型名 范围范围；3.2.4 数据类型的转换数据类型的转换函数名功能1）std_logic_1164包集合To_stdlogicvector(A)To_bitvector(A)To_stdlogic(A)To_bit(A)Bit_vector std_logic_vectorstd_logic_vector Bit_vector Bit std_logicStd_logic bit2)std_logic_arith包集合Conv_std_logic_vector(A，位长）Conv_integer(A)Integer,unsig

35、ned,signedStd_logic_vectorUnsigned,signed integer3)std_logic_unsigned包集合Conv_integer(A)Std_logic_vector integer数据类型的说明：数据类型的说明：1）boolean 型型 常量、信号和变量均可说明为常量、信号和变量均可说明为boolean 型，综合工具将型，综合工具将false译为译为0，将，将true译为译为1。2）integer 型型 没有定义长度，由工具而定，一般为没有定义长度，由工具而定，一般为32位。不用位。不用32位时，位时，可采用可采用:a)自定义类型，如：自定义类型，如：

36、type digit is integer range 0 to 9;b)直接注明范围，如：直接注明范围，如：port(x:in integer range 0 to 9);3)位和位矢量位和位矢量 VHDL标准中只定义了标准中只定义了bit和和bit_vector,而而bit只能取只能取“0”和和“1”，给设计带来限制：，给设计带来限制：a)不能描述三态不能描述三态 b)不能使同一信号具有多个驱动源不能使同一信号具有多个驱动源 c)不能给信号赋未知值不能给信号赋未知值 d)不能给信号赋无关值不能给信号赋无关值解决方法：由解决方法：由ieee制定了标准化数据类型。制定了标准化数据类型。在在ie

37、ee.std_logic_1164包中定义了包中定义了a)std_ulogic类型类型 具有具有9种不同的值（见种不同的值（见p44)b)Std_logic 类型类型 是是std_ulogicd的的决断子类型决断子类型4)Character 字符型字符型 由由ASCII码表示的码表示的128个字符，要用单引号标注，如个字符，要用单引号标注，如c，多数综合工具支持，多数综合工具支持VHDL-87定义的字符，可综合。定义的字符，可综合。5)std_logic是决断类型是决断类型 含义：当一个信号有多个驱动器驱动时，则调用含义：当一个信号有多个驱动器驱动时，则调用定义的决断函数以解决冲突，并决定给信

38、号赋什么定义的决断函数以解决冲突，并决定给信号赋什么值，这可用在三态总线中。值，这可用在三态总线中。en2en1cddbusLibrary ieee;Use ieee.std_logic_1164.all;Entity ex is port(d,c,en1,en2:in std_logic;dbus:out std_logic);End;Architecture rtl of ex isBegin dbus=d when en1=1 else Z;dbus=c when en2=1 else Z;End;使用使用std_logic型后，缺点是如误将两个驱动器驱动同一型后，缺点是如误将两个驱动器

39、驱动同一信号，也不会有出错报告。信号，也不会有出错报告。6)关于数组（关于数组（array)type 类型名类型名 is array 范围范围 of 原数据类型名原数据类型名a)Type A_4 is array (3 downto 0)of std_logic;b)表示一维数组（表示一维数组（4行行1列，每个元素为一位列，每个元素为一位）b)Type A_43 is array (3 downto 0)of std_logic_vector(2 downto 0);表示一维数组（表示一维数组（4行行1列，每个元素为列，每个元素为三位三位的的位矢量位矢量）c)Type A_453 is arr

40、ay (3 downto 0,4 downto 0)of std_logic_vector (2 downto 0);表示二维数组（表示二维数组（4行行5列，每个元素为列，每个元素为三位三位的的位矢量位矢量）如一个信号如一个信号a,为为A_453类型，即如下形式：类型，即如下形式：“101”3210 4 3 2 1 0“011”a(1,2)a(1,2)(0)7)枚举类型枚举类型 格式：格式：type 名名 is(.,.,.);枚举类型经常用时序电路的设计中，时序电路有许多状态，这些枚举类型经常用时序电路的设计中，时序电路有许多状态，这些状态在设计中可编码，如用枚举类型，就可以自己不去编码，而状

41、态在设计中可编码，如用枚举类型，就可以自己不去编码，而交给工具。大多数综合工具都支持枚举类型。交给工具。大多数综合工具都支持枚举类型。如：如：type state_type is(start,idle,waiting,run,error);signal state:state_type;表示表示state可取可取5个值，综合工具将每个状态转换为个值，综合工具将每个状态转换为3位矢位矢量，表示量，表示5种不同值。种不同值。8)关于转换函数关于转换函数如信号如信号 A 为为bit_vector类型，下列的赋值均为正确的：类型，下列的赋值均为正确的：A=“10011”(二进制）二进制）A=B”100

42、11”(二进制，和上面等价）二进制，和上面等价）A=O”456”（八进制）（八进制）A=X”FFA6”（十六进制）（十六进制）A=259（十进制，必须为常量）（十进制，必须为常量）A=4.6E-4 （综合工具不支持）（综合工具不支持）为改善可读性，可加下划线为改善可读性，可加下划线：A=B”1100_0110_1011”等价于等价于 A=B”110001101011”A=X”C3_D8”等价于等价于 A=X”C3D8”*有下划线时，前面的进位标志不能省略，下面是错的：有下划线时，前面的进位标志不能省略，下面是错的：A=”1100_0110_1011”VHDL语言为强类型语言，不允许不经转换而把

43、语言为强类型语言，不允许不经转换而把Bit_vector赋给赋给std_logic_vector,如：如：A 为为Bit_vector，B为为std_logic_vector，当把，当把A赋给赋给B时，必须使用转换函数时，必须使用转换函数to_stdlogicvector(A)9)关于记录类型：关于记录类型：格式：格式：type 数据类型名数据类型名 is record 记录定义；记录定义；end record;例如：例如：Architecture beh of ex isType data_data is recordYear:integer range 1996 to 2099;Month

44、:integer range 1to 12;Date:integer range 1 to 31;End record;Signal d:data_data;Begind.year=1999;d.month=4;d.date=8;End;等效为：等效为：D=(1999,4,8);高级综合工具支持记录类型，高级综合工具支持记录类型，但对记录中的数据类型有限制，但对记录中的数据类型有限制，故在仿真中用的更多。故在仿真中用的更多。9)关于子类型关于子类型子类型通常是对已有的一些类型作一些限制。子类型通常是对已有的一些类型作一些限制。格式：格式：subtype 名名 is 数据类型名数据类型名 范围范

45、围；如如：subtype abus is std_logic_vector(7 downto 0);则则 abus类型为类型为8位矢量。位矢量。3.2.5 数据类型的限定数据类型的限定 在在VHDL语言中，有时可以用所描述的上下关系来判断语言中，有时可以用所描述的上下关系来判断某一数据某一数据 的数据类型。的数据类型。(1)用文字的上下关系判断用文字的上下关系判断 signal a:std_logic_vector(7 downto 0);a=“10011010”;（则则“10011010”必为必为std_logic_vector型）型）(2)在数据前加类型名在数据前加类型名 a=std_lo

46、gic_vector“10011010”;3.2.6 IEEE标准标准“STD_LOGIC”、”STD_LOGIC_VECTOR”Std_logic型数据可有型数据可有9种值种值U （初始值）；（初始值）；X（不定）；（不定）；0；1；Z（高阻）；（高阻）；W（弱信号不定）；（弱信号不定）；L（弱信号（弱信号0）；）；H（弱信号（弱信号1）；）；-(不可能情况）不可能情况）算术运算符算术运算符(Arithmetic operators)+加加-减减*乘乘/除除*乘方乘方mod求模求模rem求余求余*指数指数abs求绝对值求绝对值+正（一元运算）正（一元运算）-负（一元运算）负（一元运算）3.3

47、 VHDL语言的运算操作符语言的运算操作符关系运算符关系运算符=等于等于/=不等于不等于小于小于大于大于=大于或等于大于或等于注：其中注：其中=操作符也用于表示信号的赋值操作操作符也用于表示信号的赋值操作逻逻辑辑运运算算符符and逻辑逻辑与与or逻辑逻辑或或nand与非与非nor或非或非xor异或异或xnor同或同或not逻辑逻辑非非并置运算符并置运算符&连接，将两个对象或矢量连接成连接，将两个对象或矢量连接成维数更大的矢量维数更大的矢量说明：说明：关系运算：关系运算产生一个关系运算：关系运算产生一个boolean值，即值，即ture或或false,关系运算关系运算符可以直接用于符可以直接用于

48、integer,bit_vector和和std_logic_vector等。运算符等。运算符=和和/=可用于所有已定义的数据类型。可用于所有已定义的数据类型。大多数综合工具都支持所有的关系运算。大多数综合工具都支持所有的关系运算。算术运算符：算术运算符适用于整数、实数和时间等数据类型，算术运算符：算术运算符适用于整数、实数和时间等数据类型，如要对如要对std_logic_vector类型进行算术运算，则必须使用程序包类型进行算术运算，则必须使用程序包Ieee.std_logic_unsigned或或ieee.std_logic_signed综合工具一般支持综合工具一般支持“+”、“-”、“*”

49、和分母为和分母为2乘方时的乘方时的“/”VHDL语言构造体的描述方法语言构造体的描述方法4.1 构造体的行为描述方法构造体的行为描述方法第第 4 章章 行为描述是对系统的数学模型的描述，较抽象。行为描述是对系统的数学模型的描述，较抽象。行为描述的程序特点是大量采用算术运算、关系运算、惯性延时行为描述的程序特点是大量采用算术运算、关系运算、惯性延时和传输延时，有些描述难以综合。和传输延时，有些描述难以综合。4.1.1代入语言代入语言一般格式：一般格式：信号量信号量=敏感信号量表达式；敏感信号量表达式；如：如：a=b；（只要（只要b变化，就代入新的值）如：如：z=a nor(b nand c)；（

50、只要（只要a、b、c变化，就代入新的值）具有延时的代入语句：具有延时的代入语句：a=b after 5ns;(b发生变化后发生变化后5ns代入新值）代入新值）例例4-2为有条件的代入语句：为有条件的代入语句：with sel select q=i0 after 10 ns when 0,i1 after 10 ns when 1,i2 after 10 ns when 2,i3 after 10 ns when 3,X after 10 ns when others;sel=0 when a=0 and b=0 else 1 when a=1 and b=0 else 2 when a=0 a