专用集成电路设计-2010(5).ppt

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1、专用集成电路设计授课教师：张立文授课教师：张立文电子信息工程学院电子信息工程学院河南科技大学河南科技大学2009-10-21CMOS与非门；与非门；CMOS或非门；或非门；CMOS与或非门；与或非门；CMOS异或门；异或门；CMOS同或门；同或门；CMOS数据选择器；数据选择器；CMOS三态门和钟控三态门和钟控CMOS逻辑电路；逻辑电路；CMOS全加器全加器12/13/202224.3 全互补全互补CMOS集成门电路集成门电路 CMOS采用正逻辑，由采用正逻辑，由NMOS管管组成的逻辑块电路和组成的逻辑块电路和由由PMOS管组成的逻辑块电路分别代替（反相器中管组成的逻辑块电路分别代替（反相器中

2、)单个单个NMOS管和单个管和单个PMOS管。管。对于对于NMOS逻辑遵循逻辑遵循“与串或并与串或并”的规律；对于的规律；对于PMOS管逻辑块，则遵循管逻辑块，则遵循“或串与并或串与并”的规律。在这种的规律。在这种全互补集成电路中，全互补集成电路中，P管数目和管数目和N管数目是相等的管数目是相等的。管子个数管子个数=输入变量数输入变量数212/13/202234.3.1 CMOS与非门设计与非门设计 F=AB 1.电路电路 CMOS与与非非门门电电路路如如图图 4-21所所示示，其其中中NMOS管管串串联，联，PMOS管并联，管并联，A、B为输入变量，为输入变量，F为输出。为输出。图图 421

3、 CMOS与非门与非门NMOS“与串或并与串或并”PMOS“或串与并或串与并”12/13/202242.逻辑功能逻辑功能与非门所用管子数：与非门所用管子数：M=输入变量数输入变量数212/13/202253.与非门的与非门的RC模型及模型及tr、tf计算计算图图 4-22 (a)、与非门的、与非门的RC模型模型(b)、输出信号上升和下降时间、输出信号上升和下降时间与非门输出信号与非门输出信号:下降时间：下降时间：tf=2.2(RN1+RN2)CL2.22RN1CL 上升时间：上升时间：tr=2.2RP1CL/2=2.2RP2CL/2（一般情况）（一般情况）tr=2.2RP1CL=2.2RP2C

4、L（最坏情况）（最坏情况）12/13/20226 (1)、如果要求下降时间与标准反相器相同如果要求下降时间与标准反相器相同，则要求则要求RN1减小一倍，减小一倍，那么与非门的那么与非门的NMOS管的宽长比管的宽长比(W/L)N比标准反相器的比标准反相器的NMOS管的宽长比管的宽长比(W/L)ON要大一倍，要大一倍，即即那么与非门那么与非门NMOS管宽度管宽度W要比标准反相器的要比标准反相器的NMOS管大一倍。管大一倍。由此可见：由此可见：(2)、如果要求上升时间如果要求上升时间tr与下降时间与下降时间tr一样一样，则则2RN1=RP1，根据根据 ，有有即即PMOS管的尺寸比管的尺寸比NMOS管

5、稍大一点。管稍大一点。12/13/202274.与非门的版图设计与非门的版图设计12/13/20228 图图中中一一个个NMOS的的衬衬底底不不接接地地，所所以以该该管管的的UBS0,存存在在体体效效应应，该该管管的的阈阈值值电电压压将将比比UBS=0 的的NMOS管阈值电压要大，管阈值电压要大，约为：约为：5.与非门中的体效应与非门中的体效应12/13/20229 CMOS或或非非门门电电路路如如图图所所示示，NMOS管并联，管并联，PMOS管串联。管串联。1.电路电路2.逻辑功能逻辑功能4.3.2 CMOS或非门设计或非门设计 F=A+B12/13/202210或非门的或非门的RC模型如图

6、所示，由图可得，该电路的延时：模型如图所示，由图可得，该电路的延时：(双管导通)(单管导通，最坏情况)3.RC模型及模型及tr、tf tr=2.2(RP1+RP2)CL=2.22RP1CL上升时间：上升时间：下降时间：下降时间：12/13/2022114.或非门的版图设计或非门的版图设计若要求驱动能力与标准反相器相同，若要求驱动能力与标准反相器相同，则则 2RP1=RN1根据根据 ，则则：N管并联，管并联，P管串联，且管串联，且P管管的的(W/L)P比比N管的管的(W/L)N要要大得多。大得多。12/13/202212 CMOS与或非门与或非门要实现的逻辑函数为：要实现的逻辑函数为：F=A+C

7、D 1.电路电路 (1)、NMOS逻逻辑辑块块电电路路的的设设计计。根根据据NMOS逻逻辑辑块块“与串或并与串或并”的规律构成的规律构成N逻辑块电路，如图逻辑块电路，如图 4-26所示。所示。4.3.3 CMOS与或非门和或与非门设计与或非门和或与非门设计 图图 4-26 NMOS逻辑块电路逻辑块电路 12/13/202213(2)、PMOS逻辑块电路的设计逻辑块电路的设计 根据根据PMOS逻辑或串与并逻辑或串与并的规律构成的规律构成PMOS 逻辑逻辑块电路。块电路。12/13/202214(3)、将、将NMOS逻辑块与逻辑块与PMOS逻辑块连接，接上电逻辑块连接，接上电源和地，构成完整的逻辑

8、电路，如图所示。源和地，构成完整的逻辑电路，如图所示。图图 4-28 实现实现与或非与或非运算的电路运算的电路 12/13/2022153.与或非门的与或非门的RC模型及管子尺寸设计模型及管子尺寸设计：图中，图中，RP1=RP2RP3=RP4,RN1RN2=RN3RN4。最坏情况下，晶体管驱动最坏情况下，晶体管驱动CL充电时，充电时，S5、S6导通一个，导通一个，S3、S4导通一个。放电时，导通一个。放电时，S1、S2导导通一个。通一个。因此有因此有tr=2.2(RP1+RP3)CL=2.22RP1CL tf=2.2(RN1+RN2)CL=2.22RN1CL(W/L)p=2.6(W/L)N若要

9、求驱动能力一致，若要求驱动能力一致，RP1=RN1，则则：12/13/2022163.另一种与或非门和或与非门电路另一种与或非门和或与非门电路12/13/202217 三态门三态门是具有三种输出状态的逻辑门，这三种状是具有三种输出状态的逻辑门，这三种状态分别是态分别是高电平、低电平和高阻态高电平、低电平和高阻态。与普通反相器不。与普通反相器不同的是，三态门增加了使能控制信号，如图所示。同的是，三态门增加了使能控制信号，如图所示。4.3.4 CMOS三态门和钟控三态门和钟控CMOS逻辑电路逻辑电路电路逻辑功能12/13/202218 第一个反相器第一个反相器由由V1、V2组成，组成，并由并由UD

10、D供电，其输出为供电，其输出为A。第二个反相器第二个反相器由由V5、V6组成，组成，其输入为其输入为B。该反相器是一个特。该反相器是一个特殊的反相器，它不直接接电源殊的反相器，它不直接接电源UDD，而是由，而是由A和和A供电，当供电，当A为为1时才正确加电而工作，而时才正确加电而工作，而A=0时，时，第二个反相器的供电电压极性是第二个反相器的供电电压极性是相反的，所以截止。相反的，所以截止。传输门传输门由由V3、V4组成，其控组成，其控制电压为制电压为A和和A。4.3.5 CMOS异或门设计异或门设计 用用两个两个CMOS反相器反相器和和一个一个CMOS传输门传输门构成的构成的异或门异或门电路

11、如下图。电路如下图。12/13/202219A=0，F=B。当当A=1 时，传输门截止，第二个反相器工作，时，传输门截止，第二个反相器工作，B经经反相后输出，故反相后输出，故A=1，F=B。当当 A=0 时，第二个反相器截止，传输门开启而导通，时，第二个反相器截止，传输门开启而导通，B将通过传输门直接传到输出端，将通过传输门直接传到输出端，即即逻辑关系见下表：逻辑关系见下表：12/13/2022204.3.6 CMOS同或门设计同或门设计 与与异异或或门门比比较较，同同或或门门电电路路是是将将传传输输门门、第第二二个个反反相相器器的的PMOS管管和和NMOS管管的的位位置置互互换换了了。A=0

12、，1和和2反反相相器器工工作作，传传输输门截止，门截止，F=B；A=0，F=B。同或门的函数式为：同或门的函数式为：同或门电路同或门电路异或门电路异或门电路12/13/202221 数据选择是指在多个输入中选择一路信号输出。数据选择是指在多个输入中选择一路信号输出。使用最普遍的数据选择器是双路选择器，即使用最普遍的数据选择器是双路选择器，即2选选1电路电路，它根据它根据“地址地址”从两路中选择一路信号输出。用两个从两路中选择一路信号输出。用两个传输门可组成一个传输门可组成一个2选选1电路。电路。4.3.7 CMOS数据选择器数据选择器传输门的应用传输门的应用 12/13/2022224.3.9

13、 CMOS全加器全加器 逻辑关系：逻辑关系：真值表：真值表：其其中中A、B分分别别为为加加数数与与被被加加数数，Ci为为低低位位向向本本位位的的进位值，进位值，S为为“和和”，Co为本位向高位的进位值。为本位向高位的进位值。12/13/202223 全加器电路：全加器电路：传输门传输门1与反相器构成异或门；与反相器构成异或门；传输门传输门2与反相器构成同或门。与反相器构成同或门。传输门传输门3和和4构成构成2选选1选择器，选择器，用用 和和 作为控制作为控制信号，信号，Ci和和Ci作为输入信号。作为输入信号。12/13/202224 全加器进位信号全加器进位信号传输门传输门5和和6构成构成2选

14、选1选择器，选择器，用用 和和 作为控制作为控制信号，信号，A和和Ci作为输入信号。作为输入信号。则则A=B=1，Co=1=A=BA=B=0，Co=0=A=B即即C0选择选择A或或B。则则AB，Co=Ci12/13/2022251、说明下图中电路所实现的逻辑功能。、说明下图中电路所实现的逻辑功能。F=？UDDAABEDCECBD练习练习12/13/202226 2、画出由静态逻辑门实现、画出由静态逻辑门实现F=A+BC功能的电路。功能的电路。实现不带实现不带“非非”的逻辑功能至少要用的逻辑功能至少要用2级逻辑门，即一级逻辑门，即一个个AOI门加一个反相器。门加一个反相器。12/13/202227