IC设计流程简介.ppt

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1、IC设计流程简介 2009.10.20 主题n n前端设计n n后端设计 n n流片n n封测前端设计n n设计流程1.需求分析需求分析2.概要设计概要设计3.详细设计详细设计4.编码编码5.设计规则检查设计规则检查6.功能验证功能验证7.综合，综合，BSDBSD和扫描链插入，形式验证，时序和扫描链插入，形式验证，时序分析分析8.时序验证时序验证前端设计n nEDA工具1.仿真仿真:VCS,Verilog-XL,NC-Verilog,ModelsimVCS,Verilog-XL,NC-Verilog,Modelsim2.综合综合:DC:DC3.时序分析时序分析:PT:PT4.形式验证形式验证:

2、Formality:Formality5.设计规则检查设计规则检查:Nlint,Leda:Nlint,Leda前端设计n n设计关键点1.合理的模块划分，明确的接口定义合理的模块划分，明确的接口定义2.先文档后编码先文档后编码3.统一的设计语言统一的设计语言4.良好的编码风格良好的编码风格5.可测性设计可测性设计:在设计早期充分考虑在设计早期充分考虑6.交叉检查：设计人员检查他人设计交叉检查：设计人员检查他人设计7.阶段性设计讨论及审核阶段性设计讨论及审核8.设计复用设计复用前端设计n n验证关键点1.验证规划应与设计同步验证规划应与设计同步2.层次性验证：模块级层次性验证：模块级-子系统级子

3、系统级-系统级系统级 避免遗留问题到下一阶段，后期解决的成本总是高于前期避免遗留问题到下一阶段，后期解决的成本总是高于前期3.验证顺序由易到难，由基本到特殊验证顺序由易到难，由基本到特殊4.完备的功能点提取完备的功能点提取5.验证自动化验证自动化 充分利用脚本语言：充分利用脚本语言：Shell,Perl,Tcl,PythonShell,Perl,Tcl,Python等等 专用验证语言专用验证语言:system verilog,system C,Vera:system verilog,system C,Vera等等6.严格把关测试项，以此作为设计是否通过的严格把关测试项，以此作为设计是否通过的可

4、量化的依据可量化的依据前端设计n n常见注意事项1.区分组合逻辑及时序逻辑，避免区分组合逻辑及时序逻辑，避免LATCHLATCH2.复位模式复位模式:同步复位和异步复位同步复位和异步复位3.不同时钟域数据交换不同时钟域数据交换 双触发器锁存，握手，双触发器锁存，握手，FIFOFIFO等等 格林编码，注意首尾编码是否符合要求格林编码，注意首尾编码是否符合要求4.状态机存在死态状态机存在死态5.内部避免三态内部避免三态主题n n前端设计n n后端设计 n n流片n n封测后端设计n n设计流程1.检查输入网表及约束检查输入网表及约束2.布局规划布局规划3.布局，优化布局，优化4.时钟树综合时钟树综

5、合5.布线，优化布线，优化6.电压降，天线效应，串扰的分析和优化电压降，天线效应，串扰的分析和优化7.DRC,LVSDRC,LVS8.流片流片后端设计n nEDA工具1.布局规划布局规划:Jupiter:Jupiter2.布局布线布局布线:Astro,SE,Blast Fusion:Astro,SE,Blast Fusion3.寄生参数提取寄生参数提取:StarRC-XT,Calibre:StarRC-XT,Calibre4.物理验证物理验证:Hercules,Calibre,Assura:Hercules,Calibre,Assura5.串扰分析：串扰分析：PT-SIPT-SI6.电路仿真：

6、电路仿真：Hspice,Spectre,NanosimHspice,Spectre,Nanosim后端设计n n设计关键点设计关键点1.1.专人负责维护基本单元，专人负责维护基本单元，IPIP及代工厂资料及代工厂资料2.2.约束条件合理，无遗漏约束条件合理，无遗漏 时钟，输入输出，负载等时钟，输入输出，负载等3.3.单元布局，电源、地网络分布合理单元布局，电源、地网络分布合理4.4.时序驱动的布局布线时序驱动的布局布线5.5.结合独立工具进行串扰，天线效应检查，提高分析准结合独立工具进行串扰，天线效应检查，提高分析准确度确度 PT-SIPT-SI：串扰分析，：串扰分析，Hercules:Her

7、cules:天线效应天线效应6.6.静态时序分析和动态时序仿真相结合静态时序分析和动态时序仿真相结合7.7.ESD:IO,ESD:IO,不同电源，地之间不同电源，地之间后端设计n n验证关键点1.制定一个完整的检查列表，逐项确认制定一个完整的检查列表，逐项确认2.DRC,LVSDRC,LVS参数设置参数设置:与实际使用工艺一致与实际使用工艺一致3.ESD,LATCHUP,AntennaESD,LATCHUP,Antenna分析分析4.关键网络提取，进行电路仿真关键网络提取，进行电路仿真5.关键单元接口提取，进行电路仿真关键单元接口提取，进行电路仿真6.导出导出GDSGDS应包含所有掩膜层，可增

8、加应包含所有掩膜层，可增加LOGOLOGO，层号等以便检查，层号等以便检查后端设计n n常见注意事项1.电源地分布不合理导致电压降超过限制，影电源地分布不合理导致电压降超过限制，影响设计性能，甚至不工作响设计性能，甚至不工作2.时序约束不正确时序约束不正确 设计不收敛，遗漏有效路径，增加面积等设计不收敛，遗漏有效路径，增加面积等3.布线不合理导致信号干扰布线不合理导致信号干扰4.IOIO及各种电源地及各种电源地PADPAD排列要合理，避免导致排列要合理，避免导致局部供电不足局部供电不足5.有模拟或非标准有模拟或非标准IOIO时，需按照其指定规则进时，需按照其指定规则进行集成行集成主题n n前端

9、设计n n后端设计 n n流片n n封测流片n n流程（以下以流程（以下以SMIC MPWSMIC MPW为例说明）为例说明）1.1.申请申请SMIC SMIC 账号，与账号，与SMICSMIC指定人员建立直接联系指定人员建立直接联系2.2.通过账号预定通过账号预定MPWMPW：选择工艺，流片时间：选择工艺，流片时间 注：应在截止时间前提交数据资料及相关信息注：应在截止时间前提交数据资料及相关信息3.3.填写填写SMIC MPW Customer Foundry Service FormSMIC MPW Customer Foundry Service Form表格表格4.4.填写填写Cust

10、omer Database Release NoticeCustomer Database Release Notice表格表格5.5.填写填写Layout Design Database Information Layout Design Database Information 表格表格6.6.确认无误后提交，在截止日期前仍可以修改确认无误后提交，在截止日期前仍可以修改7.7.通过通过SMICSMIC提供的提供的FTPFTP账号上传账号上传GDSGDS数据文件数据文件8.8.通常在截止日期一周后，通常在截止日期一周后，SMICSMIC开始生产开始生产9.9.在两到三周时间后，在两到三周时间

11、后，SMICSMIC会通知进行会通知进行JOBVIEWJOBVIEW10.10.通常六到八周后通常六到八周后SMICSMIC会寄出裸片，如果在会寄出裸片，如果在SMICSMIC进行封测，会进行封测，会直接转到其封测厂，否则寄到客户指定地点直接转到其封测厂，否则寄到客户指定地点11.11.裸片封装后即可进行后续测试裸片封装后即可进行后续测试流片n n下面内容为一个实际项目相关的表格1.预定预定MPWMPW2.Customer Database Release NoticeCustomer Database Release Notice表格表格3.Customer Database Release

12、 NoticeCustomer Database Release Notice表格表格4.Layout Design Database Information Layout Design Database Information 表表格格5.提交表格提交表格6.JOBVIEWJOBVIEW流片n n1.预定MPW流片n n2.SMIC MPW Customer Foundry Service Form2.SMIC MPW Customer Foundry Service Form流片n n3.Customer Database Release Notice3.Customer Database

13、 Release Notice表格表格流片n n4.Layout Design Database Information 4.Layout Design Database Information 表格表格-1-1流片n n4.Layout Design Database Information 4.Layout Design Database Information 表格表格-2-2流片n n4.Layout Design Database Information 4.Layout Design Database Information 表格表格-3-3流片n n5.提交表格流片n n6.JO

14、BVIEW1.通过通过SMICSMIC提供的账号和网址登陆提供的账号和网址登陆2.JOBVIEWJOBVIEW主要进行掩膜数据检查主要进行掩膜数据检查3.使用使用MebesCruiserMebesCruiser 进行进行注：注：MebesCruiser is an interactive Web-based mask database MebesCruiser is an interactive Web-based mask database viewer.It provides major navigation and browsing features and reads viewer.I

15、t provides major navigation and browsing features and reads the industry-standard Mebes and Jobdeck format database.It can the industry-standard Mebes and Jobdeck format database.It can serve as a single user Mebes viewer or conference mode viewer,serve as a single user Mebes viewer or conference mo

16、de viewer,which makes communication possible among different parties over the which makes communication possible among different parties over the internet.internet.4.重点检查各掩膜层是否存在，选取特定点，线重点检查各掩膜层是否存在，选取特定点，线进行定位和测量，以确认方位和尺寸是否正确。进行定位和测量，以确认方位和尺寸是否正确。流片n n流程注意事项流程注意事项1.1.如果有如果有IPIP在代工厂集成，需要提前提供数据库在代工厂集

17、成，需要提前提供数据库2.2.如果需要代工厂进行如果需要代工厂进行DRCDRC检查，也需要提前提供数检查，也需要提前提供数据库据库3.3.一般数据库文件比较大，通常会进行压缩，请记录压一般数据库文件比较大，通常会进行压缩，请记录压缩前后文件的大小和校验和，代工厂会以此确认数据缩前后文件的大小和校验和，代工厂会以此确认数据完整性完整性4.4.由于有些层是通过层逻辑表示的，故在填写表格时，由于有些层是通过层逻辑表示的，故在填写表格时，有不确定的部分直接和有不确定的部分直接和SMICSMIC联系加以确认联系加以确认5.5.裸片封装时一般有厚度要求，请和封装厂确认具体值裸片封装时一般有厚度要求，请和封

18、装厂确认具体值6.6.MPWMPW通常提供通常提供5050个裸片，额外数量需要收费个裸片，额外数量需要收费7.7.若有其它额外需求，也可和若有其它额外需求，也可和SMICSMIC联系联系主题n n前端设计n n后端设计 n n流片n n封测封测n n封装1.封装选择封装选择 标准封装：低成本，低风险，周期短标准封装：低成本，低风险，周期短 定制封装：成本较高，存在重新设计的风险，周期较长定制封装：成本较高，存在重新设计的风险，周期较长2.在后端设计阶段需紧密配合，若是定制封装，在后端设计阶段需紧密配合，若是定制封装，需同步进行以缩短整个产品周期需同步进行以缩短整个产品周期封测n n测试1.AT

19、EATE测试测试 测试向量准备：测试向量准备：ATPG,BSD,ATPG,BSD,功能向量等功能向量等 良率统计，失效分析良率统计，失效分析2.功能测试功能测试 硬件测试环境准备硬件测试环境准备 实际功能测试实际功能测试 问题分析，定位问题分析，定位附带参考资料：附带参考资料：1.1.验证验证1.1.WritingTestBenchWritingTestBench2.2.VMMing a SystemVerilog Testbench by ExampleVMMing a SystemVerilog Testbench by Example2.2.后端后端1.1.ASIC&SocASIC&So

20、c后端设计作业流程剖析后端设计作业流程剖析2.2.深亚微米下深亚微米下ASICASIC后端设计及实例后端设计及实例3.3.编码规范编码规范1.1.Synopsys_Coding styleSynopsys_Coding style2.2.Advanced Verilog CodingAdvanced Verilog Coding3.3.Cisco Verilog Coding StyleCisco Verilog Coding Style4.4.Verilog Coding for Logic SynthesisVerilog Coding for Logic Synthesis5.5.Verilog Coding Style For Efficient Digital DesignVerilog Coding Style For Efficient Digital Design6.6.RTL Coding and Optimization Guide for use with Design RTL Coding and Optimization Guide for use with Design CompilerCompiler参考资料谢谢 谢谢