微处理器系统结构与嵌入式系统-第四章_微机总线技术与总线标准.ppt

《微处理器系统结构与嵌入式系统-第四章_微机总线技术与总线标准.ppt》由会员分享，可在线阅读，更多相关《微处理器系统结构与嵌入式系统-第四章_微机总线技术与总线标准.ppt（138页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、第四章第四章 总线技术与总线总线技术与总线标准标准4.1 总线技技术（掌握）（掌握）总线技技术概述概述总线仲裁仲裁总线操作与操作与时序序4.2 总线标准准（理解）（理解）片内片内AMBA总线PCI系系统总线异步串行通信异步串行通信总线2022/12/183 34.1 总线技术总线技术l总线是是计算机系算机系统中的中的信息信息传输通道通道，由系，由系统中中各个各个部件所共享部件所共享。总线的特点在于的特点在于公用性，公用性，总线由多条通由多条通信信线路（路（线缆）组成成l计算机系算机系统通常包含通常包含不同种不同种类的的总线，在不同，在不同层次上次上为计算机算机组件之件之间提供通信通路提供通信通

2、路l采用采用总线的原因的原因:非非总线结构的构的N个个设备的互的互联线组数数为N*(N-1)/2非非总线结构的构的M发N收收设备间的互的互联线组数数为M*Nl采采用用总线的的优势减少部件减少部件间连线的数量的数量扩展性好，便于构建系展性好，便于构建系统便于便于产品更新品更新换代代4 4总线要素总线要素l线路介路介质种种类：有有线（电缆、光、光缆）、无）、无线（电磁波）磁波）特性特性 l 原始数据原始数据传输率率l 带宽l 对噪声的敏感性：噪声的敏感性：内部或外部干内部或外部干扰l 对失真的敏感性：失真的敏感性：信号和信号和传输介介质之之间的互相作用引起的互相作用引起l 对衰减的敏感性：衰减的敏

3、感性：信号通信号通过传输介介质时的功率的功率损耗耗l总线协议总线信号：总线信号：有效电平、传输方向有效电平、传输方向/速率速率/格式等格式等电气性能电气性能机械性能机械性能总线时序：总线时序：规定通信双方的联络方式规定通信双方的联络方式总线仲裁：总线仲裁：规定解决总线冲突的方式规定解决总线冲突的方式 如接口尺寸、形状等如接口尺寸、形状等其它：其它：如差错控制等如差错控制等5 5总线协议组件总线协议组件总线分类总线分类6 6按按所处位置所处位置(数据传送范围数据传送范围)片内总线片内总线芯片总线芯片总线（片间总线、元件级总线）（片间总线、元件级总线）系统内总线系统内总线（插板级总线）（插板级总线

4、）系统外总线系统外总线（通信总线）（通信总线）非通用总线非通用总线（与具体芯（与具体芯片有关）片有关）通用标准总线通用标准总线地址总线地址总线控制总线控制总线按按总线功能总线功能数据总线数据总线并行总线并行总线串行总线串行总线按按数据格式数据格式按按时序关系时序关系(握手方式握手方式)同步同步异步异步半同步半同步同步同步异步异步7 7外部总线、外部总线、(系统系统)外总线外总线如并口、串口如并口、串口系统总线、系统总线、(系统系统)内总线内总线如如ISAISA、PCIPCI片片(间间)总线总线三总线形式三总线形式片内总线片内总线单总线形式单总线形式计算机系统的四层总线结构计算机系统的四层总线结

5、构运算器运算器寄存器寄存器控控制制器器CPU存储存储芯片芯片I/O芯片芯片主板主板扩展扩展接口板接口板扩展扩展接口板接口板计算机系统计算机系统其其 他他 计算机计算机系系 统统其其 他他仪仪 器器系系 统统8 8总线的组织形式总线的组织形式l组织形式：单总线、双总线，多级总线组织形式：单总线、双总线，多级总线l单总线单总线特征：存储器和特征：存储器和I/O分时使用分时使用同一总线同一总线优点：结构简单，成本低廉，易于扩充优点：结构简单，成本低廉，易于扩充缺点：带宽有限，传输率不高（可能造成物理长度过长）缺点：带宽有限，传输率不高（可能造成物理长度过长）9 9双总线双总线l特征：存储总线特征：存

6、储总线+I/O总线总线l优点：提高了优点：提高了总线带宽和数据传输速率总线带宽和数据传输速率，克服单总，克服单总线共享的限制，以及存储线共享的限制，以及存储/IO访问速度不一致而对访问速度不一致而对总线的要求也不同的矛盾总线的要求也不同的矛盾l缺点：缺点：CPU繁忙繁忙1010多级总线多级总线l特征：高速外设和低速外设分开使用不同的总线特征：高速外设和低速外设分开使用不同的总线l优点：高效，进一步提高系统的传输带宽和数据传输速率优点：高效，进一步提高系统的传输带宽和数据传输速率l缺点：复杂缺点：复杂11 11微机的典型多级总线结构微机的典型多级总线结构存储存储总线总线高速高速IO总线总线低速低

7、速IO总线总线12121313微机系统中的内总线（插板级总线）微机系统中的内总线（插板级总线）1414微机系统中的外总线（通信总线）1515三总线三总线MPURAMROMI/O接口接口外设外设ABDBCB哈佛体系结构哈佛体系结构DSP程序程序数据数据I/O接口接口外设外设程序地址程序地址数据读地址数据读地址数据写地址数据写地址程序读总线程序读总线数据读总线数据读总线程序程序/数据写数据写数据数据程序程序冯冯诺依曼诺依曼体系结构体系结构典型的控制信号典型的控制信号l总线的控制信号的控制信号存存储器写信号器写信号存存储器器读信号信号I/O写信号写信号I/O读信号信号总线请求信号求信号总线授予信号授

8、予信号中断中断请求信号求信号中断中断应答信号答信号时钟信号信号复位信号复位信号1616总线隔离与驱动总线隔离与驱动l不操作不操作时把功能部件与把功能部件与总线隔离隔离同一同一时刻只能有一个部件刻只能有一个部件发送数据到送数据到总线上上l提供提供驱动能力能力数据数据发送方必送方必须提供足提供足够的的电流以流以驱动多个部件多个部件l提供提供锁存能力存能力具有信息具有信息缓存和信息分离能力存和信息分离能力1717总线电路中常用器件总线电路中常用器件l三三态总线驱动器器驱动、隔离、隔离单向、双向向、双向1818A A0 0B B0 082868286OEOET TA A1 1A A2 2A A3 3A

9、 A5 5A A4 4A A6 6A A7 7B B1 1B B2 2B B3 3B B5 5B B4 4B B6 6B B7 7锁存器锁存器l信息信息缓缓存（有存（有时时也具有也具有驱动驱动能力）能力）l信息分离（地址与数据分离）信息分离（地址与数据分离）1919STBSTBDI0DI0DI1DI1直通直通直通直通保持保持保持保持高阻高阻高阻高阻DO0DO0DO1DO1DODO0 0DODO1 1DODO2 2DODO3 3DODO4 4DODO5 5DODO6 6DODO7 7STBSTBV VCCCC828282821 12 23 34 45 56 67 78 89 9101020201

10、91918181717161615151414131312121111DIDI1 1DIDI2 2DIDI3 3DIDI4 4DIDI5 5DIDI6 6DIDI7 7OEOEGNDGNDDIDI0 0OEOE微机系统的三总线结构微机系统的三总线结构2020微机系统三总线微机系统三总线地地5V读写读写控制控制读写读写控制控制读写读写控制控制CSH奇地址存奇地址存储体储体8284时钟时钟发生器发生器RESETREADYCBD7 D0D15 D8DBCSL偶地址存偶地址存储体储体CSI/O接口接口ABA0A1 A19BHE STB OE8282锁存器锁存器CPUMN/MX INTA RD CLK

11、WRREADY M/IORESETALEBHE A19-A16 AD15-AD0DEN DT/R TOE 8286 收发器收发器AD15AD0总线的性能指标总线的性能指标 l总线时钟频率：率：总线上的上的时钟信号信号频率率l总线宽度：数据度：数据线、地址、地址线宽度度l总线速率：速率：总线每秒所能每秒所能传输数据的最大次数。数据的最大次数。总线速率速率=总线时钟频率率/总线周期数周期数总线周期数：周期数：总线传送一次数据所需的送一次数据所需的时钟周期数周期数l有些几个周期才能传输1个数据l总线带宽：总线每秒每秒传输的字的字节数数l同步方式同步方式l总线负载能力能力2222总线宽度总线宽度l总线

12、宽总线宽度：度：笼统笼统地地说说，就是，就是总线总线所所设设置的通置的通信信线线路（路（线缆线缆）的数目。具体地）的数目。具体地说说，就是，就是总总线线内内设设置用于置用于传传送数据的信号送数据的信号线线的数目的数目为为数数据据总线宽总线宽度，用于度，用于传输传输地址的信号地址的信号线线的数目的数目为为地址地址总线宽总线宽度，如度，如8位、位、16位、位、32位、位、64位等位等l数据数据总线宽总线宽度在很大程度上决定了度在很大程度上决定了计计算机算机总总线线的性能的性能l地址地址总线总线的的宽宽度度则则决定了系决定了系统统的的寻寻址能力址能力23232424总线带宽总线带宽l总线带宽(bus

13、 band width)表示表示单位位时间内内总线能能传送的最大数据量（送的最大数据量（bps/Bps）l用用“总线速率速率总线位位宽/8=时钟频率率总线位位宽/(8总线周期数周期数)”表示表示总线位位宽：数据信号数据信号线的数目，同一的数目，同一时刻刻传输的数据位数的数据位数l总线复用；成本、串复用；成本、串扰；时钟频率率l总线偏离（偏离（skewskew）、兼容性）、兼容性例例lCPU的前端的前端总线(FSB)频率率为400MHz或或800MHz，总线周期数周期数为1/4(即即1个个时钟周期周期传送送4次数据次数据)，位，位宽为64bit则FSB的的带宽为40064/(81/4)=1.28

14、GB/s或或80064/(81/4)=2.56GB/slPCI总线的的频率率为33.3MHz，位，位宽为32位或位或64位，位，总线周期数周期数为1则PCI总线的的带宽为：33.332/8=133MB/s或或33.364/8=266MB/s252526264.1.2 总线仲裁总线仲裁l总线仲裁仲裁(arbitration)也称也称为总线判决，根据判决，根据连接到接到总线上的各功能上的各功能模模块所承担任所承担任务的的轻重重缓急，急，预先或先或动态地地赋予它予它们不同的使用不同的使用总线的的优先先级，当有多个模，当有多个模块同同时请求使用求使用总线时，总线仲裁仲裁电路路选出当出当前前优先先级最高

15、的那个，并最高的那个，并赋予予总线控制控制权l其目的是合理地控制和管理系其目的是合理地控制和管理系统中中多个主多个主设备的的总线请求求，以避免，以避免总线冲突冲突l分布式分布式(对等式等式)仲裁仲裁控制控制逻辑分散在分散在连接于接于总线上的各个部件或上的各个部件或设备中中协议复复杂且昂且昂贵，效率高，效率高l集中式集中式(主从式主从式)仲裁仲裁采用采用专门的控制器或仲裁器的控制器或仲裁器总线控制器或仲裁器可以是独立的模控制器或仲裁器可以是独立的模块或集成在或集成在CPU中中协议简单而有效，但而有效，但总体系体系统性能性能较低低2727特点：各主控模块共用特点：各主控模块共用请求信号线和忙信号线

16、请求信号线和忙信号线，其优，其优先级先级别别由其在链式允许信号线上的位置决定；由其在链式允许信号线上的位置决定；优点：具有较好的灵活性和可扩充性；优点：具有较好的灵活性和可扩充性；缺点：主控模块数目缺点：主控模块数目较多较多时，总线请求响应的时，总线请求响应的速度较慢速度较慢；菊花链（串行）总线仲裁菊花链（串行）总线仲裁主控主控模块模块1主控主控 模块模块2主控模主控模块块N允许允许BG请求请求BR忙忙BB总总线线仲仲裁裁器器2828三线菊花链三线菊花链仲裁原理仲裁原理l任一主控器任一主控器Ci发出出总线请求求时，使使BR1l任一主控器任一主控器Ci占用占用总线，使，使BB1，禁止，禁止BG输

17、出出l主控器主控器Ci没没发请求求(BRi=0)，却收到，却收到BG(BGINil)，则将将BG向后向后传递(BGOUTil)l当当BR1，BB0时，仲裁器，仲裁器发出出BG信号。此信号。此时，BG1，如果仲裁器本身也是一个主控器，如微，如果仲裁器本身也是一个主控器，如微处理理器，器，则在在发出出BG之前之前BB0时，它可以占用一个或，它可以占用一个或几个几个总线周期周期l若若Ci同同时满足足：本地：本地请求求(BRi=1)；BB=0；检测到到BGINi端出端出现了上升沿。了上升沿。接管接管总线。lCi接管接管总线后后，BG信号不再后信号不再后传，即，即BGOUTi0 2929各主控器有各主控

18、器有各主控器有各主控器有独立的独立的独立的独立的总线请求总线请求BRBR、总线允许总线允许BGBG，互不影响，互不影响，互不影响，互不影响总线仲裁器总线仲裁器总线仲裁器总线仲裁器直接识别直接识别直接识别直接识别所有设备的请求，并向选中的设备所有设备的请求，并向选中的设备所有设备的请求，并向选中的设备所有设备的请求，并向选中的设备CiCi发发发发BGiBGi特点：各主控模块有独立的请求信号线和允许信号线，其优先特点：各主控模块有独立的请求信号线和允许信号线，其优先级别由总线仲裁器内部模块判定；级别由总线仲裁器内部模块判定；优点：总线请求响应的速度快；优点：总线请求响应的速度快；缺点：扩充性较差；

19、缺点：扩充性较差；并行仲裁并行仲裁总线仲裁器总线仲裁器C1C2Cn总线总线BR1BG1BR2BG2BRnBGnBBBCLK（总线时钟）（总线时钟）3030串并行二维仲裁串并行二维仲裁从下一设备主模块主模块1主模块主模块2主模块主模块3允许允许BG请求请求BR忙忙BB总总线线仲仲裁裁器器主模块主模块4到下一设备综合了前两种仲裁方式的优点和缺点综合了前两种仲裁方式的优点和缺点分布式总线仲裁方式分布式总线仲裁方式l总线上各个上各个设备都有都有总线仲裁模仲裁模块l当任何一个当任何一个设备申申请总线，置，置“总线忙忙”状状态，以阻止其，以阻止其他他设备同同时请求求3131IN OUT主设备1IN OUT

20、主设备2IN OUT主设备3IN OUT主设备4IN OUT主设备5总线请求总线忙+5V仲裁线总线32324.1.3 总线操作与时序总线操作与时序l总线操作操作：计算机系算机系统中，通中，通过总线进行信息交行信息交换的的过程称程称为总线操作操作l总线周期周期：总线设备完成一次完整信息交完成一次完整信息交换的的时间读/写存写存储器周期器周期读/写写IO口周期口周期DMA周期周期中断周期中断周期l多主控制器多主控制器系系统，总线操作周期一般分操作周期一般分为四个四个阶段段总线请求及仲裁求及仲裁阶段、段、寻址址阶段、段、传数数阶段和段和结束束阶段段l单个主控制器个主控制器系系统，则只需要只需要寻址和

21、址和传数两个数两个阶段段总线主控制器的作用总线主控制器的作用l总线总线系系统统的的资资源分配与管理源分配与管理l提供提供总线总线定定时时信号脉冲信号脉冲l负责总线负责总线使用使用权权的仲裁的仲裁l不同不同总线协议总线协议的的转换转换和不同和不同总线间总线间数据数据传输传输的的缓缓冲冲33333434总线时序总线时序l总线时序序是指是指总线事件的事件的协调方式，以方式，以实现可可靠的靠的寻址和数据址和数据传送送l总线时序序类型型同步同步：所有：所有设备都采用一个都采用一个统一的一的时钟信号来信号来协调收收发双方的定双方的定时关系关系异步异步：依靠：依靠传送双方互相制送双方互相制约的握手的握手(h

22、andshake)信信号来号来实现定定时控制控制半同步半同步：具有同步：具有同步总线的高速度和异步的高速度和异步总线的适的适应性性3535同步并行总线时序同步并行总线时序l特点特点系系统使用使用同一同一时钟信号信号控制各模控制各模块完成数据完成数据传输一般一般一次一次读写操作可在一个写操作可在一个时钟周期内完成，周期内完成，时钟前、后沿分前、后沿分别指明指明总线操作周期的开始和操作周期的开始和结束束地址、数据及地址、数据及读/写等控制信号可在写等控制信号可在时钟沿沿处改改变l优点：点：电路路设计简单，总线带宽大，数据大，数据传输速率快速率快l缺点：缺点：时钟以最慢速以最慢速设备为准，高速准，高

23、速设备性能将受到影响性能将受到影响同步时钟地址信号数据信号控制信号延时延时3636异步并行总线时序异步并行总线时序l特点：系特点：系统中可以中可以没有没有统一的一的时钟源源，模，模块之之间依靠依靠各种各种联络（握手）信号（握手）信号进行通信，以确定下一步的行通信，以确定下一步的动作作l优点：点：全互全互锁方式可靠性高，适方式可靠性高，适应性性强l缺点：缺点：控制复控制复杂，交互的，交互的联络过程会影响系程会影响系统工作速工作速度度地址信号地址信号数据信号数据信号主设备主设备联络信号联络信号从设备从设备联络信号联络信号 准备好接收准备好接收（M发送地址信号）发送地址信号）已收到数据已收到数据（M

24、撤销地址信号）撤销地址信号）完成一次传送完成一次传送（S撤销数据信号）撤销数据信号）已送出数据已送出数据（S发送数据信号）发送数据信号）3737半同步并行总线时序半同步并行总线时序l特点：同时使用主模块的特点：同时使用主模块的时钟信号和从模块的和从模块的联络信号l优点：优点：兼有同步总线的速度和异步总线的可靠性与适应性兼有同步总线的速度和异步总线的可靠性与适应性Ready信号可作信号可作为慢速设为慢速设备的异步备的异步联络信号联络信号CLK信号信号作为快速作为快速设备的同设备的同步时钟信步时钟信号号总线设计要素总线设计要素l信号信号线类型型专用信号用信号线复用信号复用信号线l总线仲裁方法仲裁方

25、法集中仲裁集中仲裁分布仲裁分布仲裁l总线定定时方法方法同步同步异步异步l总线宽度度地址地址总线宽度度数据数据总线宽度度l数据数据传输类型型读/写写/读-修改修改-写写/写后写后读/块传输（联系系传输）38384.2 总线标准总线标准l总线标准包括：准包括：逻辑规范：范：逻辑信号信号电平平时序序规范范电气气规范范机械机械规范范通信通信协议393940404.2.1 SoC的片内总线的片内总线l片上片上总线特点特点简单高效高效l结构构简单：占用：占用较少的少的逻辑单元元l时序序简单：提供：提供较高的速度高的速度l接口接口简单：降低：降低IP核核连接的复接的复杂性性灵活，具有可复用性灵活，具有可复用

26、性l地址地址/数据数据宽度度可可变、互互联结构构可可变、仲裁机制仲裁机制可可变功耗低功耗低l信号尽量不信号尽量不变、单向信号向信号线功耗低、功耗低、时序序简单l片内片内总线标准准ARM的的AMBA、IBM的的CoreConnectSilicore的的Wishbone、Altera的的Avalon4141ARM的的AMBA:Advanced Microcontroller Bus Architecturel先先进高性能高性能总线AHB（Advanced High-performance Bus）适用于高性能和高吞吐适用于高性能和高吞吐设备之之间的的连接，如接，如CPU、片上片上存存储器、器、DM

27、A设备、DSP等等l先先进系系统总线ASB（Advanced System Bus）适用于高性能系适用于高性能系统模模块。与。与AHB的主要不同是的主要不同是读写数据写数据采用了一条双向数据采用了一条双向数据总线l先先进外外设总线APB（Advanced Peripheral Bus）适用于低功耗外部适用于低功耗外部设备，经优化减少了功耗和接口复化减少了功耗和接口复杂度度适合适合较复复杂的的应用，需要遵守用，需要遵守较简单的操作的操作协议；拥有有众多的第三方支持众多的第三方支持AMBA总线总线42424343AMBA2.0总线结构图总线结构图高性能高性能ARM核核高性能片上高性能片上RAM高性

28、能高性能DMAC核核高带宽片外存储器高带宽片外存储器接口接口桥桥键盘键盘UARTTimerPIOAHB or ASBAPB4444IBM CoreConnectl处理器理器局部局部总线PLB（Processor Local Bus）高高带宽、低延、低延迟、高性能、高性能连接高速接高速CPU核、高速核、高速MEM控制器、高速控制器、高速DMAC等高等高性能性能设备l片内的片内的外外设总线OPB（On-chip Peripheral Bus）连接低性能接低性能设备，减少其，减少其对PLB的性能影响的性能影响通通过OPB桥实现PLB主主设备和和OPB从从设备的数据的数据传输l设备控制寄存器控制寄存器

29、总线DCR（Device Control Register）用于配置用于配置PLB设备和和OPB设备的状的状态寄存器和控制寄寄存器和控制寄存器存器减减轻PLB总线在低性能状在低性能状态下的下的负荷荷l方案完整，但一般用于高性能系方案完整，但一般用于高性能系统设计中（如工作站），中（如工作站），不太适合不太适合简单的嵌入式系的嵌入式系统应用用4545CoreConnect总线结构框图总线结构框图高性能高性能CPU核核高速高速存储器存储器仲裁仲裁DMAC核核外部总线结构外部总线结构接口接口OPB 桥桥KeyboardUARTTimerPIOPLBOPBDCR4646Silicore的的Wishbo

30、nel定定义了一条高速了一条高速总线的的信号和信号和总线周期周期。在。在复复杂系系统中可采用两条中可采用两条Wishbone总线分分别连接高速和低速接高速和低速设备，两条，两条总线之之间的接口的接口简单l提供了提供了4种互种互连方式方式：两个：两个IP核的点到点核的点到点连接；接；多个串行多个串行IP核的数据流核的数据流连接；多个接；多个IP核的共核的共享享总线连接、高吞吐量的交叉开关接、高吞吐量的交叉开关l完全免完全免费，开，开发性性强；结构构简单、互、互连灵活；灵活；通常通常应用于用于简单的嵌入式控制器和一些高速的嵌入式控制器和一些高速系系统中，但中，但对高性能系高性能系统的支持不的支持不

31、够4747Altera的的Avalonl主要用于主要用于Altera公司的公司的NIOS软核核系系统中中实现SOPCl规定了定了主主设备和从和从设备之之间进行行连接的端口接的端口和通信和通信时序，配置序，配置简单，可由，可由EDA工具工具（SOPC Builder）快速生成）快速生成l采用采用从从设备仲裁仲裁技技术，允，允许多个主多个主设备真正真正同步操作，同步操作，优化了数据流，提高了系化了数据流，提高了系统的的吞吐量吞吐量4848Avalon的交换式总线结构的交换式总线结构AMBA总线总线 lAMBA总线规范是由总线规范是由ARM公司推出的一种用于高性能嵌入公司推出的一种用于高性能嵌入式微

32、处理器设计的片上总线标准，由于式微处理器设计的片上总线标准，由于AMBA总线的开放总线的开放性和其本身的高性能，以及由于性和其本身的高性能，以及由于ARM处理器的广泛应用，处理器的广泛应用，AMBA已成为已成为SOC设计中使用最广泛的总线标准。设计中使用最广泛的总线标准。l目前目前AMBA 总线规范的版本为总线规范的版本为3.0，它定义了三组不同的，它定义了三组不同的总线：总线：AMBA高性能总线高性能总线AHB，AMBA高性能系统总线高性能系统总线ASB和和AMBA 高性能外设总线高性能外设总线APB。lAHB作为高性能的系统中枢总线驱动速度较快的设备，支作为高性能的系统中枢总线驱动速度较快

33、的设备，支持突发模式的数据传送和事务分隔，并支持流水线操作。持突发模式的数据传送和事务分隔，并支持流水线操作。lAPB则是作为传送速度较低的外围设备总线，驱动速度较则是作为传送速度较低的外围设备总线，驱动速度较慢的设备。慢的设备。ARM处处 理理器核器核宽带片上宽带片上RAMDMA控控 制制器器宽带外部宽带外部RAM接口接口桥桥UART PIO定定 时时器器键键盘盘控控制器制器AHB或或ASB总线总线APB总线总线AHB的特性的特性：单个时钟边沿操作；单个时钟边沿操作；非三态的实现方式；非三态的实现方式；支持突发传输；支持突发传输；支持分段传输；支持分段传输；支持多个主控制器（最多支持多个主控

34、制器（最多16个模块）；个模块）；可配置可配置32位位128位总线宽度；位总线宽度；支持字节、半字和字的传输。支持字节、半字和字的传输。典型的典型的AMBA构架构架AHB总线的接口信号总线的接口信号 lAHB 系统由主模块系统由主模块(Master)、从模块、从模块(Slave)和基础结和基础结构构(Infrastructure)3部分组成，整个部分组成，整个AHB总线上的传总线上的传输都是由主模块发出，由从模块负责回应。基础结构输都是由主模块发出，由从模块负责回应。基础结构则由仲裁器则由仲裁器(arbiter)、主模块到从模块的多路器、从模、主模块到从模块的多路器、从模块到主模块的多路器块到

35、主模块的多路器、译码器、虚拟从模块、虚拟主、译码器、虚拟从模块、虚拟主模块等组成。模块等组成。AHB总线的接口信号总线的接口信号 时钟信号时钟信号仲裁信号仲裁信号地址信号地址信号控制信号控制信号写数据写数据读数据读数据响应信号响应信号 除了时钟与仲裁信号之外，其余的信号皆通过多路器传送。除了时钟与仲裁信号之外，其余的信号皆通过多路器传送。AHB总线的互连总线的互连 AHB总线主模块接口总线主模块接口 AHB总线从模块接口总线从模块接口 AHB总线仲裁器接口总线仲裁器接口 AHB基本传输基本传输 l在在AHB总线上，一次完整的传输可以分成两个阶段：地址传送阶总线上，一次完整的传输可以分成两个阶段

36、：地址传送阶段与数据传送阶段。地址传送阶段传送的是地址与控制信号，这段与数据传送阶段。地址传送阶段传送的是地址与控制信号，这个阶段只持续一个时钟周期，在个阶段只持续一个时钟周期，在HCLK 的上升沿数据有效，所有的上升沿数据有效，所有的从模块都在这个上升沿采样地址信息。的从模块都在这个上升沿采样地址信息。l数据传送阶段传送的是读或写的数据和响应信号，这一阶段可以数据传送阶段传送的是读或写的数据和响应信号，这一阶段可以持续一个或几个时钟周期。当数据传送无法在一个时钟周期完成持续一个或几个时钟周期。当数据传送无法在一个时钟周期完成时，可以通过时，可以通过HREADY 信号来延长数据传送周期，信号来

37、延长数据传送周期，HREADY信信号为低电平时，表示传输尚未结束，于是就在数据传送阶段中加号为低电平时，表示传输尚未结束，于是就在数据传送阶段中加入等待周期，直到入等待周期，直到HREADY信号为高电平为止。信号为高电平为止。AHB基本传输过程基本传输过程 AHB总线流水线操总线流水线操 APB总线总线 APB从单元的接口信号从单元的接口信号 APB主要主要用于低带用于低带宽的周边宽的周边外设之间外设之间的连接的连接 在在APB里面唯一的主模块就是与里面唯一的主模块就是与AHB总线相接的总线相接的APB 桥。桥。APB传输传输 lAPB上的状态图上的状态图 APB写传输时序图写传输时序图 AP

38、B读传输时序图读传输时序图 APB桥桥 选选择择信信号号系统总线系统总线从模块接口从模块接口APB桥是在桥是在AMBA APB上唯一的总上唯一的总线主模块。线主模块。另外，另外，APB桥也是在更桥也是在更高层次系统高层次系统总线上的一总线上的一个从模块。个从模块。桥单元把系桥单元把系统总线传输统总线传输转化为转化为APB总线传输总线传输。APB桥的传输过程桥的传输过程 l锁锁存存地地址址并并在在整整个个传传输输过过程程中中保保持持其其有有效效，直直到到数数据据传传送完成。送完成。l地地址址译译码码并并且且生生成成一一个个外外部部选选择择信信号号PSELx，在在一一次次传传输期间只有一个选择信号

39、有效输期间只有一个选择信号有效.l写传送时驱动数据到写传送时驱动数据到APB总线上。总线上。l读传时驱动读传时驱动APB数据到系统总线上。数据到系统总线上。l为传送触发使能信号为传送触发使能信号PENABLE，使其有效。，使其有效。APB桥的功能桥的功能 ISA总线的特点的特点16位同步并行位同步并行总线，与原来的，与原来的8位位XT总线兼容；兼容；最大速度最大速度8MHz，最佳数据，最佳数据传输率率20MB/s，比，比XT总线几乎快了近一倍；几乎快了近一倍；支持支持10位位I/O地址、地址、24位位M地址、地址、15级硬件中断、硬件中断、7级DMA通道，可通道，可产生生I/O等待状等待状态，

40、可，可进行行 8位或位或16位数据存取。位数据存取。ISA总线的机械特性的机械特性 ISA总线的信号定的信号定义 ISA总线的信号周期的信号周期ISA总线（总线（AT总线）标准总线）标准ISA总线的机械特性总线的机械特性元件面A焊接面B元件面C焊接面DXT总线ISA(Industry Standary Architecture)总线是是8位位/16位数据位数据传输总线的工的工业标准准.8位位ISA：62芯双面插座（芯双面插座（PC/XT）16位位ISA：增加一增加一36芯双面插座芯双面插座（PC/AT）ISA总线组成地址：地址：A19-A0数据：数据：D15-D0控制：控制：ALE、WR、RD

41、、CLK、READYISA总线的信号定义总线的信号定义1.数据数据线SD0SD152.低位地址低位地址SA0SA19、高位地址、高位地址线LA17LA23 3.控制信号控制信号线u M M读读读读/写写写写 (/MEMR)/(/MEMW)(/MEMR)/(/MEMW)、IOIO读读读读/写写写写 (/IOR)/(/IOW)(/IOR)/(/IOW)uu 地址使能地址使能地址使能地址使能AEN(AEN(高电平表示高电平表示高电平表示高电平表示DMADMA周期周期周期周期)u 地址锁存允许地址锁存允许地址锁存允许地址锁存允许BALEBALE、数据总线高字节使能、数据总线高字节使能、数据总线高字节使

42、能、数据总线高字节使能SBHESBHE u 中断请求中断请求中断请求中断请求IRQ27IRQ27、IRQ1014IRQ1014u DMA DMA请求请求请求请求/响应响应响应响应DRQ/DACK13 DRQ/DACK13、DRQ/DACK57DRQ/DACK57u IO IO通道准备好通道准备好通道准备好通道准备好/IO CH RDY/IO CH RDYu 16 16位位位位MM片选片选片选片选/MEMCS16/MEMCS16、1616位位位位IOIO片选片选片选片选/IOCS16/IOCS16特点：特点：1KB I/O空空间，8/16位数据位数据传输，24位存位存储器器 地址，地址，15级中

43、断，中断，7级DMA通道通道 多主多主总线 支持多种支持多种总线周期周期ISA总线的信号周期总线的信号周期l8位位M读/写周期：写周期：4个个T，最多可插入，最多可插入6个个TWl8位位IO读/写周期：写周期：5个个T，最多可再插入，最多可再插入5个个TWl16位位M读/写周期：写周期：5个个T，最多可再插入，最多可再插入5个个TWl16位位IO读/写周期：写周期：6个个T，最多可再插入，最多可再插入4个个TWlDMA周期：周期：5个个TDMA，最多可再插入，最多可再插入5个个TDMA l中断响中断响应周期：周期：2个中断响个中断响应周期周期8个个T8位存储器读位存储器读/写周期写周期应该与应

44、该与 8086的存储器读的存储器读/写周期对比写周期对比ISA总线操作时序总线操作时序总线操作总线操作-软件控制软件控制lISA总线的的读写操作写操作-对地址地址0 x330写入数据写入数据0 x5AMOV DX,0 x330MOV AL,0 x5AOUT DX,AL写I/O端口-0X330操作SS地址输出地址输出数据输出数据输出T1总线周期总线周期T2T3TWT4M/IOA19/S6A16/S3BHE/S7ALEREADYAD15AD0DT/RWRDENBHE，A19A16 S7 S30写写I/O，1写存储器写存储器CLK00 x5A0 x330/IORW330R330R33FW33F/IO

45、WAENA8A9A7A6A5A4G1NG2NABCDA0A1A2A3G1NG2NABCDA0A1A2A374154（416译码器）译码器）来自外设来自外设2GN1GND0D7状态状态或数或数据信据信号号R33X74LS244D7D0CLKOEND0D7控控 制制 信信 号号或或数数 据据 到到 外外设设W33074LS374D7D00 x5A010110104.2.2 PCI总线总线lPeripheral Component Interconnect，外，外部部设备互互连总线，在，在CPU与外与外设之之间提供了提供了一条独立的数据通道，使得每种一条独立的数据通道，使得每种设备都能直都能直接与接

46、与CPU联系，支持即插即用系，支持即插即用lPCI总线信号信号必必备的的PCI总线信号包括地址信号、数据信号、接信号包括地址信号、数据信号、接口控制信号、口控制信号、错误报告信号、仲裁信号和系告信号、仲裁信号和系统信信号号可可选的的PCI总线信号包括信号包括64位位总线扩展信号、接展信号、接口控制信号、中断信号、口控制信号、中断信号、Cache支持信号和支持信号和边界界扫描信号描信号7676PCI总线架构总线架构lPCI总线总线是多是多层层次次总线总线7777PCI总线插座示意图总线插座示意图l根据根据电源源电压和位数不同分和位数不同分为4种种l长插槽插槽188针，短插槽，短插槽124针787

47、8PCI插槽实物照片插槽实物照片7979PCI总线信号总线信号8080必备的必备的PCI总线信号总线信号l地址和数据信号地址和数据信号AD31:0，双向三，双向三态C/BE3:0，双向三，双向三态，低有效，低有效PAR，奇偶校，奇偶校验信号，双向三信号，双向三态l接口控制信号接口控制信号FRAME，帧周期信号，低周期信号，低电平有效平有效IRDY，主，主设备准准备好信号，低好信号，低电平有效平有效TRDY，从，从设备准准备好信号，低好信号，低电平有效平有效STOP，从，从设备要求主要求主设备停止当前数据停止当前数据传输，低，低电平有效平有效IDSEL，初始化，初始化设备选择，输入入DEVSEL

48、，设备选择信号，低信号，低电平有效平有效8181必备的必备的PCI总线信号（续）总线信号（续）l错误报告信号告信号PERR，报告数据奇偶告数据奇偶检验错，低，低电平有效平有效SERR，系，系统出出错信号，低信号，低电平有效平有效l仲裁信号仲裁信号REQ，总线占用占用请求信号，双向三求信号，双向三态，低有效，低有效GNT，总线占用允占用允许信号，双向信号，双向单台，低有效台，低有效l系系统信号信号CLK：时钟，输入入RST，复位，复位，输入入8282可选的可选的PCI总线信号总线信号l64位位总线扩展信号展信号AD64:32，双向三，双向三态C/BE7:4，双向三，双向三态，低，低电平有效平有效

49、REQ64，64传输请求，低求，低电平有效平有效ACK64，表示从，表示从设备将用将用64位位传输，低，低电平有效平有效PAR64，奇偶双字，奇偶双字节校校验，双向三，双向三态，低，低电平有效平有效l接口控制信号接口控制信号LOCK，锁定信号，低定信号，低电平有效平有效l中断信号中断信号INTA/INTB/INTC/INTD，中断信号，低，中断信号，低电平有效，漏极开路平有效，漏极开路8383可选的可选的PCI总线信号（续）总线信号（续）lCache支持信号支持信号SBO，试探返回信号，低探返回信号，低电平有效，平有效，输入或入或输出出SDONE，表示命中一个，表示命中一个缓冲行，冲行，输入或

50、入或输出。有效出。有效时，表，表明探明探测完成，无效完成，无效时，表明探，表明探测结果仍未确定果仍未确定l边界界扫描信号描信号TDI，数据，数据输入入TDO，数据，数据输出出TCK，时钟TMS，模式，模式选择TRST，复位，复位8484PCIPCI地址空间：地址空间：lI/O地址空地址空间（AD31.0）l存存储器地址空器地址空间（AD31.2）l配置地址空配置地址空间（AD7.2）PCI总线命令表总线命令表C/BE3:2命令类型说明0000中断应答（中断识别）0001特殊周期0000I/O读（从I/O口地址中读数据）0011I/O写（向I/O口地址空间写数据）0100保留0101保留0110