5第七章 7.1常用中规模组合逻辑电路设计.ppt

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1、中规模组合逻辑电路设计中规模组合逻辑电路设计中规模通用集成电路应用中规模通用集成电路应用 数据选择器数据选择器译码器译码器 编码器编码器 二进制并行加法器二进制并行加法器加法器加法器11011001+A=1101,B=1001，计算计算A+B。011010011加法运算的基本规则加法运算的基本规则：(1)(1)逢二进一。逢二进一。(2)(2)最低位是两个数最低位的叠加，不需考虑进位。最低位是两个数最低位的叠加，不需考虑进位。(3)(3)其余各位都是三个数相加，包括加数被、加数其余各位都是三个数相加，包括加数被、加数和低位来的进位。和低位来的进位。(4)(4)任何位相加都产生两个结果：本位和、向

2、高位任何位相加都产生两个结果：本位和、向高位的进位。的进位。用半加器实现用半加器实现用全加器实现用全加器实现半加器半加器1+)010+)110+)001+)110进位进位C半加器真值表半加器真值表ABSC0000011010101101S=AB+AB=A BC=AB 半加运算不考虑从低位来的进位。半加运算不考虑从低位来的进位。设：设：A-A-加数；加数；B-B-被加数；被加数；S-S-本位和；本位和；C-C-进位。进位。S=AB+AB=A BC=AB半加器逻辑电路图半加器逻辑电路图A&1BSC半加器半加器COABSC全加器全加器全加器全加器CICOAnBnCn-1SnCn本本位位加加数数低位向

3、本位的进位低位向本位的进位本位和本位和本位向高位的进位本位向高位的进位 能对两个能对两个1 1位二进制数进行相加并考虑低位来的进位，位二进制数进行相加并考虑低位来的进位，即相当于即相当于3 3个个1 1位二进制数相加，求得和及进位的逻辑电位二进制数相加，求得和及进位的逻辑电路称为全加器。路称为全加器。全加器真值表全加器真值表Cn-1AnBnSnCn0000000110010100110110010101011100111111能否用两个半加器来实能否用两个半加器来实现全加器功能？现全加器功能？Sn=Cn-1(An Bn)Cn=AnBn+Cn-1(An Bn)An&1Bn&1Cn-1SnCn1全

4、加器全加器由由2个半加器构成一个全加器个半加器构成一个全加器半加器半加器全加器的逻辑图和逻辑符号全加器的逻辑图和逻辑符号用与门、或门实现用与门、或门实现用与或非门实现用与或非门实现先求先求S Si i和和C Ci i。为此，合并值为。为此，合并值为0 0的最小项。的最小项。再取反，得：再取反，得：实现多位二进制数相加的电路称为加法器。实现多位二进制数相加的电路称为加法器。1、串行进位加法器、串行进位加法器构成构成构成构成：把：把n n位全加器串联起来，低位全加器的进位输出连接位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。到相邻的高位全加器的进位输入。特点特点特点特点：

5、进位信号是由低位向高位逐级传递的，速度不高。：进位信号是由低位向高位逐级传递的，速度不高。加法器加法器2、并行进位加法器（超前进位加法器）、并行进位加法器（超前进位加法器）本位进位生成项本位进位生成项本位运算结果本位运算结果进位表达式进位表达式和表达式和表达式4位超前进位加位超前进位加法器递推公式法器递推公式超前进位发生器超前进位发生器超前进位发生器超前进位发生器加法器的级连加法器的级连集集成成二二进进制制4位位超超前前进进位位加加法法器器1、8421BCD码转换为余码转换为余3码码BCD码码+0011=余余3码码2、二进制并行加法、二进制并行加法/减法器减法器C0-10时，时，B 0=B，电

6、路，电路执行执行A+B运算；当运算；当C0-11时，时，B 1=B，电路执行，电路执行AB=A+B运算。运算。加法器加法器的应用的应用例例3用一个用一个4 4位二进制并行加法器和六个与门设计一个位二进制并行加法器和六个与门设计一个乘法器，实现乘法器，实现AB,其中其中A=a3a2a1,B=b2b1.解解：根据乘数和被乘数的取值范围，可知乘积范围处在：根据乘数和被乘数的取值范围，可知乘积范围处在021之间。故该电路应有之间。故该电路应有5个输出，设输出用个输出，设输出用Z5Z4Z3Z2Z1表表示，两数相乘求积的过程如下：示，两数相乘求积的过程如下：被乘数被乘数a3a2a1乘数乘数b2b1a3b1

7、a2b1a1b1a3b2a2b2a1b2Z5Z4Z3Z2Z1例例4用用4位位二二进进制制并并行行加加法法器器设设计计一一个个用用余余3码码表表示的示的1位十进制数加法器。位十进制数加法器。解解:根据余根据余3码的特点，两个余码的特点，两个余3码表示的十进制数相加时，需要码表示的十进制数相加时，需要对相加结果进行修正。修正法则是：若相加结果无进位产生，则对相加结果进行修正。修正法则是：若相加结果无进位产生，则和和需要减需要减3；若相加结果有进位产生，则；若相加结果有进位产生，则和和需要加需要加3。据此，可用两片据此，可用两片4位二进制并行加法器和一个反相器实现给定位二进制并行加法器和一个反相器实

8、现给定功能，逻辑电路图如图功能，逻辑电路图如图7.6所示。其中，片所示。其中，片用来对两个用来对两个1位十进制位十进制数的余数的余3码进行相加，片码进行相加，片用来对相加结果进行修正。修正控制函用来对相加结果进行修正。修正控制函数为片数为片的进位输出的进位输出FC4，当，当FC4=0时，将片时，将片的的和和输出送至片输出送至片，并将其加上二进制数，并将其加上二进制数1101(即采用补码实现运算结果减二进制即采用补码实现运算结果减二进制数数0011)；当；当FC4=1时，将片时，将片的的和和输出送至片输出送至片，并将其加上，并将其加上二进制数二进制数0011，片，片的的和和输出即为两余输出即为两

9、余3码相加的码相加的和和数。数。能能对对两两个个1位位二二进进制制数数进进行行相相加加而而求求得得和和及及进进位位的逻辑电路称为半加器。的逻辑电路称为半加器。能能对对两两个个1位位二二进进制制数数进进行行相相加加并并考考虑虑低低位位来来的的进进位位，即即相相当当于于3 3个个1位位二二进进制制数数的的相相加加，求求得得和和及及进位的逻辑电路称为全加器。进位的逻辑电路称为全加器。实实现现多多位位二二进进制制数数相相加加的的电电路路称称为为加加法法器器。按按照照进进位位方方式式的的不不同同，加加法法器器分分为为串串行行进进位位加加法法器器和和超超前前进进位位加加法法器器两两种种。串串行行进进位位加

10、加法法器器电电路路简简单单、但但速度较慢，超前进位加法器速度较快、但电路复杂。速度较慢，超前进位加法器速度较快、但电路复杂。加加法法器器除除用用来来实实现现两两个个二二进进制制数数相相加加外外，还还可可用用来来设设计计代代码码转转换换电电路路、二二进进制制减减法法器器和和十十进进制制加加法法器等。器等。加法器加法器小小结结译码器译码器译译码码器器:是是对对具具有有特特定定含含义义的的输输入入代代码码进进行行“翻译翻译”，将其转化成相应的输出信号。，将其转化成相应的输出信号。常常见见译译码码器器有有二二进进制制译译码码器器、二二-十十进进制制译译码码器器和数字显示译码器。和数字显示译码器。二进制

11、译码器是二进制译码器是:能将能将n个输入变量变换成个输入变量变换成2n个个输出函数，且输出函数与输入变量构成的最小项输出函数，且输出函数与输入变量构成的最小项具有对应关系的一种多输出组合逻辑电路。具有对应关系的一种多输出组合逻辑电路。二进制译码器常用类型二进制译码器常用类型:2线线4线译码器线译码器型号型号:74LS1393线线8线译码器线译码器型号型号:74LS1384线线16线译码器线译码器型号型号:74LS154用途用途:计算机中的地址译码电路计算机中的地址译码电路(1)2线线4线译码器线译码器A1A0Y1Y3Y0Y2真值表真值表Y2A1A0Y1Y30011100111011010111

12、10111Y0Y0画关于画关于的卡诺图的卡诺图A1A001111100Y0=A1+A0=A1A0写出关于写出关于的逻辑式的逻辑式Y0同理写出其他输出量的逻辑式同理写出其他输出量的逻辑式Y0=A1+A0=A1A0Y2=A1+A0=A1A0Y1=A1+A0=A1A0Y3=A1+A0=A1A011&Y0Y1Y2Y3A1A074LS139(2)3线线8线译码器线译码器（74LS138）A0A1A2Y0Y1Y7A2A1A0000只只=0Y0001只只=0Y1111只只=0Y7(逻辑电路设计略逻辑电路设计略,设计方法同设计方法同24译码器译码器)74LS138引脚排列图和逻辑符号引脚排列图和逻辑符号输输入

13、入S1S2+S3A2A1A0输输出出Y0Y1Y2Y3Y4Y5Y6Y710000100011001010011101001010110110101110ddddd1ddd0111111110111111110111111110111111110111111110111111110111111110111111111111111174LS138译码器真值表译码器真值表 例例1用译码器和与非门实现逻辑函数用译码器和与非门实现逻辑函数 F(A,B,C,D)=m(2,4,6,8,10,12,14)解解:给定的逻辑函数有给定的逻辑函数有4个逻辑变量，可采用个逻辑变量，可采用4-16线的译码器和与非门实现。

14、线的译码器和与非门实现。也可以充分利用译码也可以充分利用译码器的使能输入端，用器的使能输入端，用3-8线译码器实现线译码器实现4变量逻辑变量逻辑函数。函数。将将逻逻辑辑变变量量B、C、D分分别别接接至至片片和和片片的的输输入入端端A2、A1、A0，逻逻辑辑变变量量A接接至至片片的的使使能能端端和和片片的的使使能能端端S1。这这样样，当当输输入入变变量量A=0时时，片片工工作作，片片禁禁止止，由由片片产产生生m0m7；当当A=1时时，片片工工作作，片片禁禁止止，由由片片产产生生m8m15。将将译译码码器器输输出出中中与与函函数数相相关关的的项项进进行行与与非非运运算算，即即可可实实现现给给定函数

15、定函数F的功能。的功能。(3)4线线16线译码器线译码器（74LS154）(逻辑电路设计略逻辑电路设计略,设计方法同设计方法同24译码器译码器)0001只只=0A2A1A00000只只=0Y0Y11111只只=0Y15A3A0A1A2Y0Y1Y15A3译码器的应用举例译码器的应用举例:(1)模拟信号多路转换的数字控制模拟信号多路转换的数字控制输入模拟电压输入模拟电压模拟电子开关模拟电子开关u0u1u2u3译码器译码器A1A0Y0Y1Y2Y3u输出模拟电压输出模拟电压数字控制信号数字控制信号(2)计算机中存储器单元及输入输出接口的寻址计算机中存储器单元及输入输出接口的寻址0单元单元1单元单元2单

16、元单元3单元单元控制门控制门控制门控制门控制门控制门控制门控制门译码器译码器A1A0Y0Y1Y2Y3或或接接口口单单元元存存储储器器单单元元计算机计算机中央控制中央控制单元单元(CPU)数据线数据线地址线地址线单元选择线单元选择线二二-十进制译码器的功能十进制译码器的功能:将将4位位BCD码的码的10组代码翻译成组代码翻译成10个十进制数个十进制数字符号对应的输出信号。字符号对应的输出信号。二二-十进制译码器十进制译码器74LS42译码器引脚排列图译码器引脚排列图74XX42BCD十十进制制译码器功能表器功能表数数字字BCD输入输入十进制输出十进制输出DCBA012345678900000LH

17、HHHHHHHH10001HLHHHHHHHH20010HHLHHHHHHH30011HHHLHHHHHH40100HHHHLHHHHH50101HHHHHLHHHH60110HHHHHHLHHH70111HHHHHHHLHH81000HHHHHHHHLH91001HHHHHHHHHL无无效效1010HHHHHHHHHH1011HHHHHHHHHH1100HHHHHHHHHH1101HHHHHHHHHH1110HHHHHHHHHH1111HHHHHHHHHH显示译码器显示译码器二二-十进十进制编码制编码显示译显示译码器码器显示显示器件器件在数字系统中，常常需要将运算结果用在数字系统中，常常需要

18、将运算结果用人们习惯的十进制显示出来，这就要用到人们习惯的十进制显示出来，这就要用到显示译码器显示译码器。显示器件显示器件：常用的是常用的是七段显示器件七段显示器件七段七段LED显示器数码管显示器数码管abcdefg显示器件显示器件：常用的是常用的是七段显示器件七段显示器件abcdfga b c d e f g111111001100001101101e七七段段显显示示译译码码电电路路真真值值表表十进制数十进制数A A3 3A A2 2A A1 1A A0 0Ya Yb Yc Yd Ye Yf YgYa Yb Yc Yd Ye Yf Yg显示字形显示字形 0 0 0 0 0 00 0 0 01

19、 1 1 1 1 1 1 1 1 11 0 01 0 0 1 1 0 0 0 10 0 0 10 0 1 1 0 0 0 0 1 1 1 0 0 0 0 1 2 20 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 2 1 0 1 1 0 1 2 3 3 0 0 1 1 0 0 1 1 1 1 1 1 1 0 0 1 3 1 1 1 0 0 1 34 4 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 1 4 1 1 0 0 1 1 45 5 0 1 0 1 0 1 0 1 1 1 0 1 1 0 1 1 5 0 1 1 0 1 1 56 0 1 1 0 6 0 1 1

20、 0 0 0 0 1 1 1 1 1 6 0 1 1 1 1 1 6 7 70 1 1 1 0 1 1 1 1 1 1 1 0 0 0 0 7 1 1 0 0 0 0 78 81 0 0 0 1 0 0 0 1 1 1 1 1 1 1 1 8 1 1 1 1 1 1 89 9 1 0 0 1 1 0 0 1 1 1 1 1 0 0 1 1 9 1 1 0 0 1 1 9A3A2A1A000110100100111101111111000无所谓项无所谓项当当1 1处理处理先设计输出先设计输出Ya的逻辑表示式及电路图的逻辑表示式及电路图Ya=A3+A2A0+A2A1+A2A0=A3A2A0A2A1

21、A2A0 A A3 3A A2 2A A1 1A A0 0 Ya Ya0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 1 1 0 0 0 1 0 02 0 0 1 0 2 0 0 1 0 1 1 3 0 0 1 1 3 0 0 1 1 1 1 4 0 1 0 0 4 0 1 0 0 0 0 5 0 1 0 15 0 1 0 1 1 1 6 0 1 1 0 6 0 1 1 0 0 0 7 0 1 1 1 7 0 1 1 1 1 1 8 1 0 0 0 8 1 0 0 0 1 1 9 1 0 0 1 9 1 0 0 1 1 1以同样的方法可设计出以同样的方法可设计出Yb-Yg的逻辑

22、表示式及的逻辑表示式及其电路图；将所有电路图画在一起，就得到总其电路图；将所有电路图画在一起，就得到总电路图。电路图。将此电路图集成化，将此电路图集成化，得到得到七段显示译码器七段显示译码器的集成电路的集成电路74LS4874LS48GNDVcc电源电源5V5V地地A3A2A1A0YaYaYbYbYdYdYfYfYeYeYgYgYcYcLTIBIBR七段数码管显示译码器七段数码管显示译码器IB为为0时，使时，使Ya-Yg=0，全灭。，全灭。IBR 为为0，且，且A3A00时，使时，使Ya-Yg=0，全灭。，全灭。控制端控制端控控制制端端七段数码管显示译码器七段数码管显示译码器输输入入数数据据输

23、输出出为为0时，使时，使Ya-Yg=1,亮亮“8”，说明工作正常。，说明工作正常。LT：测试端：测试端LTIB：灭灯端：灭灯端(输入输入)IBR：灭零输入端：灭零输入端：灭零输出端：灭零输出端YBR控制端功能控制端功能74LS48GNDVcc电源电源5V5V地地A3A2A1A0YaYbYdYfYeYgYcLTIBRIB/YBRYBR，当，当IBR0且且A3A00时，时，YBR0；否则；否则YBR1七段显示译码器七段显示译码器74LS48与数码管的连接与数码管的连接5V5Vabcdefg74LS48GNDVcc电源电源5V VA A3 3A A2 2A A1 1A A0 0YaYbYdYfYeY

24、gYcLTLTI IB BI IBRBR输输入入信信号号此三控制端不用时，通此三控制端不用时，通过电阻接高电平。过电阻接高电平。BCD码码编码器编码器编码编码是译码的反过程，是给不同的输入信号分配是译码的反过程，是给不同的输入信号分配一个二进制代码的过程一个二进制代码的过程 根据编码信号的不同，可分为二进制编码器和二根据编码信号的不同，可分为二进制编码器和二-十进制编码器十进制编码器(又称十进制又称十进制-BCD码编码器码编码器)根据对被编码信号的不同要求，可分为根据对被编码信号的不同要求，可分为普通编码普通编码器器和和优先编码器优先编码器普通二进制编码器给出输入的信号对应的二进制普通二进制编

25、码器给出输入的信号对应的二进制编码，有编码，有2n个输入信号和个输入信号和n个输出信号，称为个输出信号，称为2n：n线编码器。二线编码器。二-十进制编码器的输入信号是互斥十进制编码器的输入信号是互斥的，即任何时候只允许一个输入端为有效信号。的，即任何时候只允许一个输入端为有效信号。二、编码器二、编码器功能：输入功能：输入m位代码位代码输出输出n位位二进制二进制代码代码m2n逻辑功能：任何一个输入端接低电平时，三个输出端有一组逻辑功能：任何一个输入端接低电平时，三个输出端有一组对应的二进制代码输出对应的二进制代码输出（一）二进制编码器（一）二进制编码器将输入信号编成二进制代码的电路将输入信号编成

26、二进制代码的电路如图：三位二进制编码器（如图：三位二进制编码器（8线线3线编码器）。线编码器）。任何时刻只允许一个输入端有信号输入任何时刻只允许一个输入端有信号输入优先编码器优先编码器优先编码器就是优先编码器就是在输入端有多个有效信号时，在输入端有多个有效信号时，按照优先级的顺序对优先级高的进行编码的编码按照优先级的顺序对优先级高的进行编码的编码器，低优先级的不进行编码。器，低优先级的不进行编码。注意书中注意书中page195页的真值表，表中页的真值表，表中“d”代表代表任意项，可以看出同时几个输入信号有效时，编任意项，可以看出同时几个输入信号有效时，编码器将输出优先级最高的那个输入信号所对应

27、的码器将输出优先级最高的那个输入信号所对应的二进制编码，这里是二进制编码，这里是I7优先级最高，并且是低电优先级最高，并且是低电平有效。平有效。8线线3线优先编码器线优先编码器74LS148编码输出编码输出编码输入编码输入使能输入使能输入使能输出使能输出扩展输出扩展输出：输入，低电平有效。优先级别依次为：输入，低电平有效。优先级别依次为：编码输出端：编码输出端：使能输入端；：使能输入端；时，编码，时，编码，时，禁止编码。时，禁止编码。：使能输出端，编码状态下（：使能输出端，编码状态下（=0），若无输入信号，），若无输入信号，=0：扩展输出端，编码状态下（：扩展输出端，编码状态下（=0），若有输

28、入信号，），若有输入信号，=0管脚定义：管脚定义：优先编码器的应用优先编码器的应用(1)用优先编码器用优先编码器用优先编码器用优先编码器74LS14874LS148设计一个能对设计一个能对设计一个能对设计一个能对1616路中断请求进路中断请求进路中断请求进路中断请求进行优先级裁决的中断优先编码器。行优先级裁决的中断优先编码器。行优先级裁决的中断优先编码器。行优先级裁决的中断优先编码器。解：（解：（1）编码器输入）编码器输入16线线,用两片用两片8-3线编码器，线编码器，高位为第一片，低位为高位为第一片，低位为第二片第二片（2）实现优先编码：高）实现优先编码：高位选通输出与低位控制位选通输出与低

29、位控制端连接端连接（3）第一片工作时）第一片工作时,编码编码器输出：器输出：0000-0111第二片工作时第二片工作时,编码器输编码器输出出:1000-1111数据选择器和数据分配器数据选择器和数据分配器在多个通道中选择其中的某一路，或多个信息中选择其中的某一在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送或加以处理。个信息传送或加以处理。将传送来的或处理后的信息分配到各通道去。将传送来的或处理后的信息分配到各通道去。数据选择器数据选择器数据分配器数据分配器多输入多输入一输出一输出选择选择一输入一输入多输出多输出分配分配52 数据选择器数据选择器集成组合逻辑电路集成组合逻辑电

30、路从多个数据中选择出一个数据通道，也叫多路转换器从多个数据中选择出一个数据通道，也叫多路转换器其功能类似一个多头开关，是一个多输入、单输其功能类似一个多头开关，是一个多输入、单输出的组合出的组合逻辑电路逻辑电路。D D0 0D D1 1F FA A输入输入输出输出控制控制53 2 2选选1 1数据选择器数据选择器1 1&D D0 0D D1 1A A 1 1F F A F A F 0 D 0 D0 0 1 D 1 D1 1F=ADF=AD0 0+AD+AD1 1输输入入数数据据输输出出数数据据控制信号控制信号集成化集成化D D0 0D D1 1Y YA A型号型号:74LS157:74LS15

31、754 4 4选选1 1数据选择器数据选择器(集成电路型号集成电路型号:74LS153):74LS153)A A1 1 A A0 0 Y Y0 00 0D D0 00 10 1D D1 1 1 0 1 0D D2 21 11 1 D D3 3 Y=AY=A1 1A A0 0D D0 0+A+A1 1A A0 0D D1 1+A+A1 1A A0 0D D2 2+A+A1 1A A0 0D D3 3D D0 0A A0 0D D3 3D D2 2D D1 1A A1 1Y Y55Y=AY=A1 1A A0 0D D0 0+A+A1 1A A0 0D D1 1+A+A1 1A A0 0D D2 2

32、+A+A1 1A A0 0D D3 3&1 1D DO OD D1 1D D2 2D D3 311YA A0 0A A1 156&1 12 23 34 45 56 6&7 78 89 91010111112121313141415151616地地1Y1Y1D1D0 01D1D1 11D1D2 21D1D3 3A A1 12S2S2D2D2 22Y2Y2D2D0 02D2D1 12D2D3 3A A0 0电源电源1S1STTLTTL集成电路：双集成电路：双4 4选选1 1数据选择器数据选择器型号型号:74LS153:74LS153（国产（国产T1153-T4153)T1153-T4153)输出输

33、出输入输入A A0 0A A1 1S SY Y1 10 00 0 00 0 00 1 00 1 01 0 01 0 01 1 01 1 0D D0 0D D1 1D D2 2D D3 3578 8选选1 1数据选择器数据选择器-74LS151-74LS15158数据选择器数据选择器74LS151的扩展的扩展59数据选择器实现逻辑函数数据选择器实现逻辑函数原理：原理：从前述分析可知，数据选择器是地址选择变量的最小从前述分析可知，数据选择器是地址选择变量的最小项输出器；而任何一个逻辑函数都可以表示为最小项之和的项输出器；而任何一个逻辑函数都可以表示为最小项之和的标准形式。因此，用数据选择器可以很方

34、便地实现逻辑函数。标准形式。因此，用数据选择器可以很方便地实现逻辑函数。方法方法：表达式比较法（公式法）；卡诺图比较法。表达式比较法（公式法）；卡诺图比较法。1 1）当逻辑函数的变量个数和数据选择器的地址输入变量个）当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接用数据选择器来实现逻辑函数。数相同时，可直接用数据选择器来实现逻辑函数。2 2）当逻辑函数的变量个数多于数据选择器的地址输入变量）当逻辑函数的变量个数多于数据选择器的地址输入变量个数时，应分离出多余的变量，将余下的变量分别有序地加个数时，应分离出多余的变量，将余下的变量分别有序地加到数据选择器的地址输入端上。到数据选择

35、器的地址输入端上。60确定数据选择器确定数据选择器确定地址变量确定地址变量 2 1 n n个地址变量的个地址变量的数据选择器，数据选择器，不需要增加门不需要增加门电路，最多可电路，最多可实现实现n n1 1个变个变量的函数。量的函数。3 3个变量，选用个变量，选用4 4选选1 1数据选择器。数据选择器。A A1 1=A=A、A A0 0=B=B逻辑函数逻辑函数 1 选用选用74LS15374LS153 2 74LS15374LS153有两个有两个地址变量。地址变量。61求求D Di i 3 （1）公式法）公式法函数的标准与或表达式函数的标准与或表达式：4 4选选1 1数据选择器输出信号的表达式

36、：数据选择器输出信号的表达式：比较比较L L和和Y Y，得：，得：3 62画连线图画连线图 4 4 C C 0 1 A B 0 Y 74LS153 D0 D1 D2 D3 A1 A0 S L 63求求D Di i的的方法方法（2）真值表法）真值表法C=1时时L=1，故，故D0=CL=0，故，故D2=0L=1，故，故D3=1C=0时时L=1，故，故D1=C64求求D Di i的的方法方法（3）图形法）图形法D0D1D3D265用数据选择器实现函数：用数据选择器实现函数：例例选用选用8 8选选1 1数据选择器数据选择器74LS15174LS151设设A A2 2=A=A、A A1 1=B=B、A

37、A0 0=C=C求求D Di iD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=166画连线图画连线图671 1）.用具有用具有n n个地址端的数据选择器实现个地址端的数据选择器实现n n变量函数变量函数 例例1 1 用用8 8选选1 1数据选择器实现逻辑函数数据选择器实现逻辑函数Y=AB+AC+BCY=AB+AC+BC。解：解：A：表达式比较法求解。：表达式比较法求解。（1）将函数表达式转换为标准与）将函数表达式转换为标准与-或表达式如下：或表达式如下：（2）令）令A=A2、B=A1、C=A0，将上述表达式与，将上述表达式与8选选1数据选择器输出函数表达式比较可得：数据选择器输

38、出函数表达式比较可得：D0=D1=D2=D4=0，D3=D5=D6=D7=168解：解：B：卡诺图比较法求解。：卡诺图比较法求解。（1）分别作出逻辑函数卡诺图和）分别作出逻辑函数卡诺图和8选选1数据选择器卡诺图数据选择器卡诺图如下如下（2）令）令A=A2、B=A1、C=A0，比较两个卡诺图可得：，比较两个卡诺图可得：D0=D1=D2=D4=0，D3=D5=D6=D7=1692 2）.有有n n个地址端的数据选择器实现个地址端的数据选择器实现m m变量函变量函数（数（mnmn）一般将卡诺图的变量数称为该图一般将卡诺图的变量数称为该图维数维数。如果把某些变。如果把某些变量也作为卡诺图小方格内的值，

39、则会减小图的维数，这种量也作为卡诺图小方格内的值，则会减小图的维数，这种图称为图称为降维图降维图。当函数输入变量的数目大于数据选择器的地址端的数当函数输入变量的数目大于数据选择器的地址端的数目，只有将函数卡诺图的维数降到与选择器卡诺图的维数目，只有将函数卡诺图的维数降到与选择器卡诺图的维数相同，两个卡诺图的才能一一对应。也就是说，对于函数相同，两个卡诺图的才能一一对应。也就是说，对于函数输入变量多于选择器地址端的电路设计，必须先对函数的输入变量多于选择器地址端的电路设计，必须先对函数的卡诺图进行降维。卡诺图进行降维。以下举例说明降维方法。以下举例说明降维方法。70例如：下例如：下图（图（a）为

40、一个四变量的卡诺图，若把变量为一个四变量的卡诺图，若把变量D作为记作为记图变量，把它从卡诺图的变量中消去，则得三变量的降维图，图变量，把它从卡诺图的变量中消去，则得三变量的降维图，如如图（图（b）所示）所示。若用若用八选一数据选择器实八选一数据选择器实现该现该图（图（a a）表示的）表示的函数，函数，用用图（图（b b）降维卡诺图与八降维卡诺图与八选一数据选择器的卡诺图相选一数据选择器的卡诺图相对应得：对应得：71由此可绘制出由此可绘制出电路图。电路图。此图可以看出，当逻此图可以看出，当逻辑变量数大于数据选辑变量数大于数据选择器地址变量数时，择器地址变量数时，由由降维图绘制电路需降维图绘制电路

41、需要增加部分门器件。要增加部分门器件。图（图（b b）还可以继续）还可以继续降维得到图（降维得到图（C C）。）。用四选一数据选择器用四选一数据选择器和部分门电路即可实和部分门电路即可实现逻辑函数的组合逻现逻辑函数的组合逻辑电路。辑电路。72解解用用4路选择器实现该函数时，应从卡诺图的路选择器实现该函数时，应从卡诺图的4个变量中选个变量中选出出2个作为个作为MUX的选择控制变量。原则上讲，这种选择是任的选择控制变量。原则上讲，这种选择是任意的，但选择合适时可使设计简化。意的，但选择合适时可使设计简化。选用变量选用变量A和和B作为选择控制变量作为选择控制变量多路选择器的应用多路选择器的应用用用4

42、路选择器实现如下路选择器实现如下4变量逻辑函数的功能变量逻辑函数的功能F(A,B,C,D)=m(1,2,4,9,10,11,12,14,15)选用变量选用变量B和和C作为选择控制变量作为选择控制变量73744 4、用数据选择器构成数据比较器、用数据选择器构成数据比较器用译码器和数据选择器能构成简化的数据比较用译码器和数据选择器能构成简化的数据比较器，能进行相等或不相等比较。器，能进行相等或不相等比较。P201 例：例：7.1175由地址码决定将由地址码决定将输入数据送给输入数据送给哪路输出哪路输出。逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据数据分配是数据选择的逆过程。数据分配是数据选

43、择的逆过程。根据地址信号的要求，将一路数据分配到指定输出通道上去的电路，称为数据分根据地址信号的要求，将一路数据分配到指定输出通道上去的电路，称为数据分配器。配器。数据分配器（多路分配器）数据分配器（多路分配器）76集成数据分配器集成数据分配器把二进制译码器的使能端作为数据输入端，二把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。二进制译码器就是数据分配器。77由由74LS138构成的构成的1路路-8路数据分配器路数据分配器数据输入端数据输入端地址输入端地址输入端78数据分配器的应用数据分配器的应用数据分配器和数据选择器一起构成数据分时传送系统数据分配器和数据选择器一起构成数据分时传送系统