ARM存储器结构.ppt

《ARM存储器结构.ppt》由会员分享，可在线阅读，更多相关《ARM存储器结构.ppt（71页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、2.6 ARM存储器结构 ARM架构的处理器的存储器寻址空间有232=4G字节，该存储空间可以分为可快存/可缓冲(Cacheable/Bufferable)区域和不可快存/不可缓冲区域。ARM架构的处理器，有的带有指令快存（I-Cache）和数据快存（D-Cache）；但是，片内都不带有片内RAM和片内ROM。系统所需的RAM和ROM（包括闪存FLASH）都通过总线处接；故有的片内还带有存储器管理单元MMU（Memory Management Unit）。ARM架构处理器还允许外接PCMCIA。2.6.1 ARM Cache结构 Cache是一种小容量，高速度的存储器，用于处理器与主存储器之间

2、，存放当前被使用的主存部分内容，以减少访问主存的等待时间。Cache结构性能无Cache1I-Cache(only)1.95D-Cache(only)1.13I-Cache和D-Cache2.5表2-4 Cache 性能 161电影网电影网整理发布整理发布 常用的Cache有两类：指令和数据统一的Cache；以及指令和数据分离的I-Cache与D-Cache。新型的ARM架构处理器较多采用了I-Cache与D-Cache的独立块存结构，如Intel公司的SA1110处理器内含16K字节I-Cache和8K字节D-Cache。1.Cache的分类和结构图2-19 统一Cache的结构示意图 图2

3、-18 分离Cache的结构示意图 2.Cache的放置安排 快存Cache的放置是主存地址与快存Cache单元之间的映像机制。常用的方法有直接映像（Direct-mapped）、组相联（set-associative）和全相联（Fully associative）等。a)直接映射 直接映像的方式是给定的内存块仅能放在一个特定的Cache块中。可用若干低位地址直接访问Cache项，其余的高位地址与Cache项中的地址标识（tag）进行比较。若比较相等且有效位为“1”，则为“命中(hit)”,这是最简单的放置算法。未命中则为“失效（miss）”。直接映像 图2-21 直接映像的Cache机制 d

4、ata RAMtag RAMcomparemuxdatahitaddressIndexTag491916byte优点：实现简单访问Cache速度快缺点：某些情况下命中率很低b)组相联映像 组相联映像也使用低位地址直接访问Cache项，但它选中的是一个组，组内包含有两块或多个块。给定的内存块可以放在选中组中的任意一块内。一组内的块数，一般称为相联度或相连路数（way）。选中一组后，组内所有项的标识同时进行比较，如果有一个匹配，则“命中”。与组相联映像实际上是靠比较器的个数据及增宽Cache位来降低Cache块的冲突。组相联映像 图2-22二路组相联的示意图 data RAMtag RAMcomp

5、aremuxaddressdata RAMtag RAMcomparemuxdatahitTagIndex820c)全相联 全相联映像方式是给定的主存块可以放在Cache的任意一块中，用内容寻址存储器CAM（Content Addressed Memory,或称为相联存储器）来实现，送来的地址与Cache所有项中的地址标识作比较，以判断是否“命中”。全相联映像 图2-23 全相联的示意图 优点：命中率高缺点：CAM访问速度慢；结构复杂，占用芯片资源多。3.Cache的替换算法 当发生Cache不命中时，必须选择被替换的项。常用的算法有随机法、近期最少使用LRU（Least Recently U

6、sed）法、循环（Round-robin）法和锁操作法。a)随机法 从Cache中的各行中随机选取一行进行淘汰，可选择一随机事件作为替换的依据，如可用系统实时时钟的低几位。b)近期最少使用LRU法 Cache控制器设置访问标识，以记录数据在某一段时间内被访问的次数，当需要淘汰时，则淘汰近期最少使用的那一行。c)循环法 此方法类似于先进先出FIFO法，Cache 控制器设置特殊的时间标识，以记录数据在Cache中存放时间，当需要淘汰时，则淘汰进入Cache时间最长的那一行。循环法结构简单，速度快，ARM架构的处理器大多采用该淘汰算法。c)锁操作 循环法对Cache中代码或数据不分常用还是非常用的

7、，都一样地参与循环淘汰，很明显该淘汰替代算法的效率不及LRU法。为了弥补其不足，ARM架构中许多高性能处理器核采用了锁操作。在一些常用的代码或数据加上锁放入指令Cache或数据Cache中，可免于频繁地淘汰替代，从而可提高系统的效率。但是，锁操作也会给Cache带来了一些缺陷，无形之中缩小了相应Cache的容量；故需及时对已上锁的目前不常用的代码或数据进行解锁。4.存储器写策略 产生的结果数据要写到存储器中，有多种方式进行处理。一般分为：写直达（Write-through）、通过缓存写和写回（Write-back）三种方式。a)写直达 当要写Cache时，数据同时写回主存储器。优点是简单易实现

8、；缺点是写存储器的速度较慢，影响处理器的效率。b)通过缓存写 可先高速把数据写至缓存，在下一个操作时再把数据送至主存储器。优点是在写操作不是很频繁的时候，提高处理器效率。但是如果有连续的写操作发生时，处理器仍然要等待。c)写回 写回（有时也称Copy-back）是当处理器更新Cache的某一行后，相应间数据并不立即写回主存储器单元，而当该行被从Cache淘汰时，才把数据写回主存储器中。5.ARM的Cache设计图2-24 Cache关联度的系统性能及带宽 Cache性能改进的途径：降低失效率减少失效开销减少命中时间a)降低失效率 产生Cache失效原因有强制性失效(需从主存储器调入Cache)

9、、容量失效（所需的块/行不能全部调至Cache）和冲突失效（某块/行被替换，后又被重新访问）。改进方法：增加Cache中行/块的大小来减少强制性失效。提高相联度来减少冲突失效。硬件预取技术b)减少失效开销 ARM架构采用了非阻塞（nonblocking）Cache技术。Cache在失效时，仍然允许处理器进行其他命中的访问。这种“失效下命中”（hit under miss）不是完全拒绝处理器的访问，而是能处理部分访问，从而减少了实际的Cache失效开销。此外，还可以采用“让读失效优于写”和二级Cache技术来减少Cache失效开销 b)减少命中时间 Cache命中时间会影响到处理器的时钟频率。在

10、许多处理器设计中，往往是Cache的访问时间限制了处理器的时钟频率。因此，减少Cache命中时间，不但可提高Cache性能，还能提高系统运行速度。图2-25 ARM3的Cache结构 2.7 ARM存储器管理单元MMU图2-26 二级页表存储器寻址示意图 ARM架构处理器中的存储粒度（memory granularity）根据不同的应用方式，可有大页（64K字节）、小页（4K字节）和微小页（Tiny Pages,1K字节）和段（Sections,1M字节）。常用的是4K字节小页面。至于大页和段则用于大数据领域，64K字节的大页可以分成4个16K子页。1.CP15 MMU寄存器1)1)R0R0：

11、IDID寄存器（只读）寄存器（只读）2)2)R1R1：控制寄存器（控制寄存器（V3V3版：只写；版：只写；V4V4版可读版可读/写）写）3)3)R2R2：地址变换表基址（：地址变换表基址（V3V3版，只写；版，只写；V4V4版，可读版，可读/写）写）31 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 31 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 00000000000000000000000000000000000RRRRV VI IZ ZF FR RS SB BL LD DP PW WC CA AM M31 14 13 0Tran

12、slation table base address00000000000000位31：14提供了18位地址变换表的基址，基定位界限为16K字节。4 4）R3R3：域：域访问访问控制寄存器（控制寄存器（V3V3版，只写；版，只写；V4V4版，可版，可读读/写）写）5 5）R5R5：故障状：故障状态态寄存器（寄存器（V3V3版，只版，只读读；V4V4版，可版，可读读/写）写）6 6）R6R6：故障地址寄存器（：故障地址寄存器（V3V3版，只版，只读读；V4V4版，可版，可读读/写）写）7 7）R7R7：快存：快存CacheCache操作（操作（V3V3版，只版，只读读；V4V4版，可版，可读读/

13、写）写）8)R88)R8：变换变换后后备缓备缓冲器冲器TLBTLB操作（操作（V4V4版有效）版有效）9)R99)R9：读缓读缓冲操作冲操作 10)R1010)R10：变换变换后后备缓备缓冲器冲器TLBTLB锁锁住住 11)R1311)R13：进进程程IDID映像映像 12)R1412)R14：调试调试支持支持 13)R1513)R15：测试测试和和时钟时钟控制控制 2.第一级描述符（first-level descriptors)存储器管理的段/页寻址中的段表/页表都放在存储器中。第一级描述符表示的是表的基址、域、访问权限以及有关特性。第一级描述符也放在存储器中，该变换表（translati

14、on table）由CP15协处理器的寄存器给出，而表格索引则由虚拟地址31：20给出。图2-28 第一级描述符 图2-29段式寻址示意图 3.段寻址（Section addressing）4.二级页式寻址 二级页式寻址就是要进行两次页查表：第一次查出第一级描述符，然后根据组合的地址再进行第二次查表得到第二级描述符，最后形成真正的存储器物理地址进行数据的读写。图2-30 二级页式寻址示意图 二级页描述符格式 5.存取权限 域（Domain）是一组具有特定访问权限的段/页。这样可以允许多个不同过程使用同一个转换表执行，同时不同程序之间又有一些保护。这是一种比较方便的过程切换机制，不必使每个过程都

15、有自己的转换表。每个段和子页的存取权限AP位与域信息一起用于第一级描述符中，域控制信息在CP15的R3寄存器中，CP15的R1寄存器中的S和R位与处理器的用户/管理者状态来决定是否允许对所寻址单元进行读/写。6.Virtual Cache 图2-32 物理地址Cache与TLB 图2-34 虚拟Cache示意图 2.8 地址变换后备缓冲器地址变换后备缓冲器TLBTLB 由于目录项和页表都存放在主存中，从逻辑地址变换至真正物理地址需读2次主存。因此，在逻辑地址与物理地址之间插入了一个地址变换后备缓冲器TLB（Translation Look-aside Buffer）图2-27 地址变换后备缓冲

16、器TLB 2.9 ARM的I/O结构 ARM架构中的处理器核和处理器内核一般都没有直接的I/O部件和模块，构成ARM架构的处理器中的I/O可通过AMBA总线来扩充。存存储储器映像器映像I/OI/O 直接存直接存储储器存取器存取DMADMA 中断中断IRQIRQ和快速中断和快速中断FIQFIQ 2.10 ARM协处理器接口 ARM为了便于片上系统SOC的设计，ARM处理器内核尽可能精简，要增加系统的功能，可以通过协处理器来实现。协处理器接口可以看作ARM内部总线的扩展，ARM处理器内核能通过协处理器指令对协处理器进行操作。在逻辑上，ARM可以扩展16个协处理器，每个协处理器可有16个寄存器。表2

17、-6协处理器协处理器号功能15系统控制14调试控制器13-8保留7-4用户3-0保留 ARM处理器内核与协处理器接口信号有以下4类：时钟和时钟控制信号：MCLK、nWAIT、nRESET流水线跟随信号：nMREQ、SEQ、nTRANS、nOPC、TBIT应答信号：nCPI、CPA、CPB数据信号：D31：0、DIN31：0、DOUT31：0 2.11 ARM AMBAARM AMBA接口接口 ARM处理器内核可以通过先进微控制器总线架构AMBA（Advanced Microcontroller Bus Architecture）来扩展不同体系架构的宏单元及I/O部件。AMBA有先进高性能总线A

18、HB（Advanced High-performance Bus）、先进系统总线ASB（Advanced System Bus）和先进外围总线APB（Advanced Peripheral Bus）等三类总线。图2-35 典型的基于AMBA的系统 1.先进系统总线先进系统总线ASBASB ASB是目前ARM常用的系统总线，用来连接高性能系统模块，它支持突发（burst）方式数据传送。可支持多主机。1.先进系统总线先进系统总线ASBASB ASB是目前ARM常用的系统总线，用来连接高性能系统模块，它支持突发（burst）方式数据传送。总线宽度为32bits，可支持多主机系统。2.先先进进高性能高

19、性能总线总线AHBAHB 先进高性能总线AHB不但支持突发方式的数据传送；还支持分离式总线事务处理，以进一步提高总线的利用效率。与ASB相比，先进高性能总线AHB有以下不同：在分离式总线处理中，在数据传输时，从设备即使响应很慢，也不会一直占用总线，从而可进一步提高总线利用率。AHB用单时钟边沿来控制所有的操作、辅助综合和设计验证（通过静态时态分析仪及类似工具）。AHB采用三态器件实现中央多路复用总线，它与双向总线相比，可很方便插入中继器（repeater）来扩展系统。AHB可支持64位或128位高数据带宽传输。3.先先进进外外围总线围总线APBAPB 先进外围总线APS为外围宏单元提供了简单的

20、接口。也可以把APS看作为先进系统总线ASB的余部，为外围宏单元提供了最简易的接口。2.12 ARM JTAG ARM JTAG 调试调试接口接口 由测试访问端口TAP（Test Access Port）控制器、旁路（Bypass）寄存器、指令寄存器和数据寄存器，以及与JTAG接口兼容的ARM架构处理器组成。TAP控制器指令寄存器边界扫描寄存器旁路寄存器ID寄存器专用数据寄存器TDITDOTMSTCKTRST图2-37 JTAG 调试接口示意图 引脚名类型定义TCK输入测试时钟，在TCK时钟的同步作用下，通过TDI和TDO引脚串行移入/移出数据或指令；同时，也为测试访问端口TAP控制器的状态机

21、提供时钟。TMS输入测试模式选择信号，控制测试接口状态机的操作。TDI输入测试数据输入线，其串行输入数据送至边界扫描寄存器或指令寄存器（由TAP控制器的当前状态及已保存在指令寄存器中的指令来控制）。TDO输出测试数据输出线，把从边界扫描链采样的数据传播至串行测试电路中的下一个芯片。TRST输入测试复位输入信号，测试接口初始化。ARM处理器核嵌入了Embedded-ICE模块，该模块包含了2个观察点（Watch point）寄存器和控制与状态寄存器。当观察点寄存器的值与地址、数据和控制信号匹配时，观察点寄存器能中止ARM处理器运行。当指令在ROM或RAM中执行时，可以把观察点寄存器配置为断点寄存

22、器，从而能暂停处理器运行。图2-40 实时调试的结构图 2.13 ARMARM架构产品架构产品 ARM架构的处理器内核有ARM7TDMI、ARM8、ARM9TDMI、ARM10TDMI及StrongARM(SA-1)等。1.处理器内核ARMARM7TDMI7TDMI图2-41 ARM7TDMI体系结构图图2-42 ARM7TDMI核接口信号图2.处理器核ARM720TARM720T 在最基本的ARM处理器内核其础上,可增加了Cache、存储器管理单元MMU、协处理器CP15、AMBA接口以及EMT宏单元等,构成了ARM处理器核。图2-47 ARM 720T系统结构框图图2-48 ARM720T Cache结构图2.处理器核StrongARM SA-110StrongARM SA-110 StrongARM处 理 器 核 SA-110是 基 于StrongARM处理器内核SA-1，增加了可至16K字节的指令Cache(I-Cache)，可至16K字节的数据Cache(D-Cache)及相应的存储器管理单元I-MMU/D-MMU，同时，还有JTAG测试，写缓冲器和时钟/控制等逻辑。图2-54 StongARM SA-110系统结构图