李建英-EDA技术实验多媒体课件.ppt

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1、电子设计自动化电子设计自动化EDAEDA技术实验技术实验湖南文理学院电信学院湖南文理学院电信学院授课教师：李建英联系地点：电工电子教研室E3-A214 TEL:13875077979 E_mail：Ljydem_授课教师及联系方式授课教师及联系方式教材及参考资料教材及参考资料教材：教材：EDA技术及应用谭会生、张昌凡 编著 西安电子科技大学出版社参考资料：参考资料：CPLD技术及其应用宋万杰 等编著 西安电子科大出版社出版 VHDL硬件描述语言与数字逻辑电路设计 侯伯亨 顾新 等编著 西安电子科技大学出版社 CPLD/FPGA的开发和应用徐光辉 等编著 电子工业出版社出版 门户和资源网站lht

2、tp:/ 芯片主流公司官方网站lhttp:/http:/ 实实 验验 体体 系系 返回返回EDA实验体系实验体系基础性实验基础性实验设计性实验设计性实验创新与提高实验创新与提高实验发挥题发挥题选做题选做题点击点击“返回返回”按钮可返回主页按钮可返回主页 指指 导导 思思 想想 2.EDA实验反映了我国当前在数字实验教学体系、内容实验反映了我国当前在数字实验教学体系、内容和方法上的改革思路和教学水平。和方法上的改革思路和教学水平。4.EDA实验能使学生尽快掌握现代电子设计自动化技术实验能使学生尽快掌握现代电子设计自动化技术的新方法、新工具和新手段。的新方法、新工具和新手段。1.电子设计自动化（电

3、子设计自动化（EDA）实验是我校国家面向实验是我校国家面向21世纪世纪电工电子课程体系改革和电工电子教学基地建设教学电工电子课程体系改革和电工电子教学基地建设教学改革的研究成果。改革的研究成果。3.EDA实验教学的目标定位在系统地、科学地培养学生实验教学的目标定位在系统地、科学地培养学生的实际动手能力、理论联系实际的能力、工程设计能的实际动手能力、理论联系实际的能力、工程设计能力与创新意识。力与创新意识。返回返回点击点击“返回返回”按钮可返回主页按钮可返回主页第一部分第一部分 MAX+PLUS II 开发工具开发工具MAX+plusII设计流程设计流程图形或图形或HDL编辑器编辑器编译网表提取

4、、数据库建立、逻辑综合、逻辑分割、适配延时网表提取、编程文件汇编编编 程程 器器设设 计计 输输 入入综合或综合或 编编 辑辑适适 配配 器器 件件下下 载载仿仿 真真半半 加加 器器只求本位和，不考虑低位的进位只求本位和，不考虑低位的进位。实现半加操作的电。实现半加操作的电路叫做半加器。路叫做半加器。C=ABA、B为两个加数为两个加数C为向高位的进位为向高位的进位S为半加和为半加和状态表状态表A B C0 0 00 1 01 0 1 1 S010 11 0被加数、加数以及低位的进位三者相加称为被加数、加数以及低位的进位三者相加称为“全加全加”，实现全加操作的电路叫做全加器。实现全加操作的电路

5、叫做全加器。Ci-1：来自低位的进位来自低位的进位Ci：向高位的进位向高位的进位全全 加加 器器半半加加器器半半加加器器AiBiCi-1CiSiSAiBi SCi-11AiBiCi-1Si00000001101110001111010010111011状态表状态表Ci01111000 第第1章章 MAX+PLUS II 图形输入方式图形输入方式1.1 基本设计步骤基本设计步骤步骤步骤1：为本项工程设计建立文件夹：为本项工程设计建立文件夹注意：注意：文件夹名不能用中文，且不可带空格。文件夹名不能用中文，且不可带空格。以以1位全加器设计为例讲述位全加器设计为例讲述MAX+PLUS II 图形输入方

6、式设计流程图形输入方式设计流程文件夹名取为文件夹名取为adder注意，文件夹名不可用中文注意，文件夹名不可用中文为设计全加器为设计全加器新建一个文件夹作工作库新建一个文件夹作工作库步骤步骤1：为本项工程设计建立文件夹：为本项工程设计建立文件夹步骤步骤2：打开：打开MAX+PLUS II，输入设计项目和存盘输入设计项目和存盘进入进入MAX+plusII，建立一个新的设计文件建立一个新的设计文件使用原理图输入方法设计使用原理图输入方法设计必须选择打开原理图编辑器必须选择打开原理图编辑器新建一个设计文件新建一个设计文件图形编辑器窗口简介图形编辑器窗口简介元件输入对话框元件输入对话框首先在这里用鼠标右

7、键产生此窗，并首先在这里用鼠标右键产生此窗，并选择选择“Enter Symbol”输入一个元件输入一个元件也可在这里输入也可在这里输入元件名，如元件名，如2输输入与门入与门AND2，输出引脚：输出引脚：OUTPUT然后用鼠标双然后用鼠标双击这基本硬件库击这基本硬件库这是基本硬件库这是基本硬件库中的各种逻辑元件中的各种逻辑元件 Prim库：(primitives)Prim库中含：各种基本门电路 各种触发器 各种缓冲器 输入/输出脚 电源、地 Altera 的Prim 库符号 mf库：(macrofunction)mf 库中含：以74系列为主 Altera 的mf 库符号 Mega_lpm库：Me

8、ga_lpm为：Library of Parameterized Modules参数化的模块库 Altera 的Mega_lpm 库符号 将所需元件全部调入原理图编辑窗口将所需元件全部调入原理图编辑窗口连接好的原理图连接好的原理图输出引脚输出引脚OUTPUT输入引脚输入引脚INPUT将他们连接将他们连接成半加器成半加器连接好原理图并存盘连接好原理图并存盘首先点击这里首先点击这里文件名取为：文件名取为：h_adder.gdf注意：要存在自己建立的注意：要存在自己建立的文件夹中文件夹中再点击这里再点击这里注意选择存储位置注意选择存储位置步骤步骤3：将设计项目设置成工程文件：将设计项目设置成工程文件

9、(PROJECT)将当前设计文件设置成工程文件将当前设计文件设置成工程文件首先点击这里首先点击这里然后选择此项，然后选择此项，将当前的原理图将当前的原理图设计文件设置成工程设计文件设置成工程最后注意此路最后注意此路径指向的改变径指向的改变注意：此路径指注意：此路径指向当前的工程向当前的工程步骤步骤4：选择目标器件并编译：选择目标器件并编译选择最后实现本项设计的目标器件选择最后实现本项设计的目标器件首先选择这里首先选择这里首先消去这里的勾，首先消去这里的勾，以便使所有速度级别以便使所有速度级别的器件都能显示出来的器件都能显示出来如选目标器件型号为如选目标器件型号为EPM7128SLC84-15器

10、件系列选择窗器件系列选择窗选择选择MAX7000S系列系列对工程文件进行编译、综合和适配等操作对工程文件进行编译、综合和适配等操作选择编译器选择编译器编译窗口编译窗口完成编译完成编译步骤步骤5：时序仿真：时序仿真(1)建立波形文件建立波形文件首先选择（首先选择（FileNew）为仿真测试新建一个文件为仿真测试新建一个文件选择波形选择波形编辑器文件编辑器文件(2)输入信号节点输入信号节点从从SNF文件中输入设计文件的信号节点文件中输入设计文件的信号节点从从SNF文件中输入设计文件中输入设计文件的信号节点文件的信号节点点击点击“LIST”SNF文件中文件中的信号节点的信号节点列出并选择需要观察的信

11、号节点列出并选择需要观察的信号节点用此键选择左窗用此键选择左窗中需要的信号中需要的信号进入右窗进入右窗最后点击最后点击“OK”(2)输入信号节点输入信号节点图图4-9 列出并选择需要观察的信号节点列出并选择需要观察的信号节点(3)设置波形参量设置波形参量在在Options菜单中消去网格对齐菜单中消去网格对齐Snap to Grid的选择的选择(消去对勾消去对勾)消去这里的勾，以便消去这里的勾，以便方便设置输入电平方便设置输入电平(4)设定仿真时设定仿真时间间选择选择END TIME调整仿真时间区域调整仿真时间区域选择选择60微秒微秒比较合适比较合适(5)加上输入信号加上输入信号为输入信号设定必

12、要的测试电平或数据为输入信号设定必要的测试电平或数据(6)波形文件存盘波形文件存盘保存仿真波形文件保存仿真波形文件用此键改变仿真用此键改变仿真区域坐标到合适位置区域坐标到合适位置点击点击1，使拖黑，使拖黑的电平为高电平的电平为高电平文件名和图形文件名相同文件名和图形文件名相同存储路径也相同存储路径也相同(7)运行仿真器运行仿真器选择仿真器选择仿真器运行仿真器运行仿真器(8)观察分析半加器仿真波形观察分析半加器仿真波形半加器半加器h_adder.gdf的仿真波形的仿真波形为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器选择时

13、序分析器选择时序分析器输入输出输入输出时间延迟时间延迟(9)打开延时时序分析窗打开延时时序分析窗(10)包装元件入库包装元件入库选择菜单选择菜单“File”“Open”File”“Open”，在在“Open”Open”对话框中选择原理图编辑文件选对话框中选择原理图编辑文件选项项“Graphic Editor Files”Graphic Editor Files”，然后选择然后选择h_adder.h_adder.gdfgdf，重新打开半加器设计文件，重新打开半加器设计文件，然后选择如图中然后选择如图中“File”File”菜单的菜单的“Create Create Default SymbolDe

14、fault Symbol”项，将当前文件变成了项，将当前文件变成了一个包装好的单一元件一个包装好的单一元件(Symbol)Symbol)，并被放并被放置在工程路径指定的目录中以备后用。置在工程路径指定的目录中以备后用。步骤步骤6：管脚分配：管脚分配单击此项单击此项单击后出现下图单击后出现下图步骤步骤6：管脚分配：管脚分配步骤步骤6：管脚分配：管脚分配选择此项选择此项单击单击Layout选项，选择选项，选择Device View选项可观察选项可观察MAX+PLUS II的默认管脚分配情况的默认管脚分配情况步骤步骤6：管脚分配：管脚分配选择此项选择此项选择后，即可进入手动分配引脚状态选择后，即可进

15、入手动分配引脚状态步骤步骤6：管脚分配：管脚分配利用鼠标左键选定引脚利用鼠标左键选定引脚鼠标左键选定要分配的管脚，拖动鼠标到要放置的位置，松开鼠标左键，即可完鼠标左键选定要分配的管脚，拖动鼠标到要放置的位置，松开鼠标左键，即可完成一个引脚的手动分配，依次放置所有引脚，即可完成引脚的手动分配。成一个引脚的手动分配，依次放置所有引脚，即可完成引脚的手动分配。再编译一次，再编译一次，将引脚信息编译进去将引脚信息编译进去选择编程器，选择编程器，准备将设计准备将设计好的半加器好的半加器文件下载到目文件下载到目器件中去器件中去编程窗口编程窗口步骤步骤7：编程下载：编程下载(1)下载方式设定。下载方式设定。

16、设置编程下载方式设置编程下载方式 在编程窗打开在编程窗打开的情况下选择的情况下选择下载方式设置下载方式设置选择此项下选择此项下载方式载方式步骤步骤7：编程下载：编程下载(1)下载方式设定。下载方式设定。图图4-18 设置编程下载方式设置编程下载方式(2)下载下载向向CPLD/FPGA器件中下载配置文件器件中下载配置文件下载（配置）下载（配置）成功成功步骤步骤8：设计顶层文件：设计顶层文件(1)仿照前面的仿照前面的“步骤步骤2”，打开一个新的原理图编辑窗口，打开一个新的原理图编辑窗口在顶层编辑窗中调出已设计好的半加器元件在顶层编辑窗中调出已设计好的半加器元件(2)完成全加器原理图设计完成全加器原

17、理图设计，并以文件名并以文件名f_adder.gdf存在同一目录中存在同一目录中。(3)将当前文件设置成将当前文件设置成Project，并选择目标器件为并选择目标器件为EPM7128SLC84-15。(4)编译此顶层文件编译此顶层文件f_adder.gdf，然后建立波形仿真文件。然后建立波形仿真文件。在顶层编辑窗中设计好全加器在顶层编辑窗中设计好全加器(5)对应对应f_adder.gdf的波形仿真文件，参考图中输入信号的波形仿真文件，参考图中输入信号cin、bin和和ain输输入信号电平的设置，启动仿真器入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。观察输出波形的情况。(

18、6)引脚分配、编译并编程下载，硬件实测此全加器的逻辑功能引脚分配、编译并编程下载，硬件实测此全加器的逻辑功能1位全加器的时序仿真波形位全加器的时序仿真波形1.2 设计流程归纳设计流程归纳MAX+plusII一般设计流程一般设计流程第二部分第二部分 EDA实验项目实验项目实验一实验一 4 4位二进制全加器的设计位二进制全加器的设计 EDAEDA设计性实验设计性实验 1.1.熟悉熟悉EDAEDA软件使用环节，了解软件使用环节，了解EDAEDA实验过程；实验过程；2.2.掌握掌握EDAEDA软件设计平台的软件设计平台的VHDLVHDL、原理图等输入设原理图等输入设计方法；计方法；3.3.掌握掌握ED

19、AEDA软件设计平台的逻辑仿真工具；软件设计平台的逻辑仿真工具；4.4.掌握掌握EDAEDA软件设计平台的综合设计、编译方法；软件设计平台的综合设计、编译方法；5.5.掌握可编程芯片下载的方法。掌握可编程芯片下载的方法。实验目的实验目的实验目的实验目的 实验要求实验要求知识点知识点难点指导难点指导必做题必做题实验一实验一 1 1位二进制全加器的设计位二进制全加器的设计 实验要求实验要求利用利用原理图原理图和和VHDL两种输入方式，采用两种输入方式，采用层层次化设计方法次化设计方法，设计一个，设计一个4位二进制全加器。经位二进制全加器。经MAX+PLUS IIMAX+PLUS II 开发软件开发

20、软件综合、编译和仿真综合、编译和仿真，通，通过下载电缆过下载电缆下载下载到到EDA实验开发系统上的实验开发系统上的可编程可编程逻辑器件逻辑器件上，利用上，利用实验开发系统实验开发系统上的按键模拟全上的按键模拟全加器的加数、被加数和低位进位输入端，利用指加器的加数、被加数和低位进位输入端，利用指示灯模拟全加器的和的输出以及高位进位输出端。示灯模拟全加器的和的输出以及高位进位输出端。最后，通过最后，通过硬件测试硬件测试，验证设计的正确性。，验证设计的正确性。实验目的实验目的 实验要求实验要求知识点知识点难点指导难点指导实验一实验一 1 1位二进制全加器的设计位二进制全加器的设计 实验原理实验原理根

21、据数字电子技术的知识，根据数字电子技术的知识，1位二进制全加器可位二进制全加器可以由两个以由两个1位半加器构成，而位半加器构成，而1位半加器的真值表如位半加器的真值表如表表1所示：所示：表表1 真值表真值表A B C0 0 00 1 01 0 1 1 S010 11 0C=ABA、B为两个加数为两个加数C为向高位的进位为向高位的进位S为半加和为半加和实验目的实验目的 实验要求实验要求知识点知识点难点指导难点指导由半加器的真值表可得半加器的电路原理图如图由半加器的真值表可得半加器的电路原理图如图1所示所示：图图1 1 一位半加器原理图一位半加器原理图 1位全加器可由位全加器可由2个个1位半加器组

22、成，其电路原理图位半加器组成，其电路原理图如图如图2所示：所示：图图2 2 一位全加器原理图一位全加器原理图 利用利用4 4个个1 1位二进制全加器可级联为位二进制全加器可级联为4 4位二进制全加器。位二进制全加器。1.EDA实验的步骤及实验板的结构实验的步骤及实验板的结构2.软件环境的熟悉软件环境的熟悉参阅软件使用说明，在实验前具备基本应用能力；参阅软件使用说明，在实验前具备基本应用能力；3.下载到实验板如何完成下载到实验板如何完成参阅使用说明中实验板接线说明。参阅使用说明中实验板接线说明。知知 识识 点点 难点难点指导指导 4位二进制全位二进制全加器的加器的设计方法设计方法EDA实验的环节

23、和过程及实验板的结构实验的环节和过程及实验板的结构注意注意电源线的正负极不能接反！电源线的正负极不能接反！实验一实验一 1 1位二进制全加器的设计位二进制全加器的设计实验目的实验目的 实验要求实验要求知识点知识点难点指导难点指导实验发挥实验发挥1、采用原理图和、采用原理图和VHDL 混合输入方式重新设计此混合输入方式重新设计此4位二位二进全加器。即：半加器采用原理图输入，而全加器采用进全加器。即：半加器采用原理图输入，而全加器采用VHDL输入方式；半加器采用输入方式；半加器采用VHDL输入，而全加器采用原理图输入。输入，而全加器采用原理图输入。2、利用设计的、利用设计的1位二进制全加器，采用级

24、联的方式，设位二进制全加器，采用级联的方式，设计计1个个4位二进制全加器位二进制全加器,可采用原理图也可采用文本输入方式。可采用原理图也可采用文本输入方式。基本仪器基本仪器计算机、实验板、软件平台、可编程器件计算机、实验板、软件平台、可编程器件EP1K30TC144-3实验一实验一 1 1位二进制全加器的设计位二进制全加器的设计实验二实验二 译码器的设计译码器的设计 EDAEDA设计型实验设计型实验 1.1.掌握组合逻辑电路的设计方法；掌握组合逻辑电路的设计方法；3.3.掌握掌握VHDLVHDL语言的基本描述语句的使用方法语言的基本描述语句的使用方法 。设计并实现一个设计并实现一个2-42-4

25、或或38或或4-16译码器译码器。实验目的实验目的实验要求实验要求2.2.掌握掌握VHDLVHDL语言的基本结构；语言的基本结构；必做题必做题实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的实验二实验二 3-8 3-8译码器的设计译码器的设计 实验原理实验原理常用的译码器有：常用的译码器有：2-42-4译码器、译码器、3-83-8译码器、译码器、4-4-1616译码器。根据数字电子技术的知识，译码器。根据数字电子技术的知识，38译码器译码器的真值表如表的真值表如表1所示。所示。根据根据3-83-8译码器的真值表，译码器的真值表，可得可得3 38 8译码器的逻辑符号译码器的逻辑符号如

26、图如图1 1所示所示。图图 74 74LS138LS138的逻辑符号的逻辑符号实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的表 74LS138的功能表译中为0高电平有效低电平有效禁止译码译码工作1.译码器的设计译码器的设计2.软件平台输入方法的熟练掌握；软件平台输入方法的熟练掌握；对于输入方法选择文本输入方法。对于输入方法选择文本输入方法。知知 识识 点点 难点难点指导指导 组合逻辑电路的概念，及相应组合电路的设计方法组合逻辑电路的概念，及相应组合电路的设计方法译码器的概念及设计方法译码器的概念及设计方法 通过温习课堂教学中相关知识或查阅相关资料。通过温习课堂教学中相关知识或查阅

27、相关资料。实验二实验二 3-8 3-8译码器的设计译码器的设计3.注意管脚锁定。注意管脚锁定。实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的实验发挥实验发挥基本仪器基本仪器设计一个组合逻辑电路设计一个组合逻辑电路8-3优先编码器优先编码器实验二实验二 3-8 3-8译码器的设计译码器的设计计算机、实验板、软件平台、可编程器件计算机、实验板、软件平台、可编程器件EP1K30TC144-3实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的实验三实验三 十进制计数器的设计十进制计数器的设计 EDAEDA设计型实验设计型实验 1.1.掌握时序逻辑电路的设计方法；掌握时序逻辑电路

28、的设计方法；3.3.掌握掌握VHDLVHDL语言的基本描述语句的使用方法语言的基本描述语句的使用方法 。设计并实现一个带有异步复位、同步时钟使能的十进制设计并实现一个带有异步复位、同步时钟使能的十进制计数器计数器，并利用实验开发系统对其进行硬件验证。，并利用实验开发系统对其进行硬件验证。实验目的实验目的实验要求实验要求2.2.掌握掌握VHDLVHDL语言的基本结构；语言的基本结构；必做题必做题实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的实验三实验三 十进制计数器的设计十进制计数器的设计 实验原理实验原理利用利用VHDL语言设计一个带有异步复位和同步语言设计一个带有异步复位和同步

29、时钟使能的十进制加法计数器。十进制加法计数器时钟使能的十进制加法计数器。十进制加法计数器的外围引脚图如图的外围引脚图如图1所示。所示。图图1 1十进制计数器的外围引脚图十进制计数器的外围引脚图 实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的利用利用VHDL语言描述计数器时，如果使用了程语言描述计数器时，如果使用了程序包序包ieee.std_logic_unsigned，则在描述计数器时就则在描述计数器时就可以使用其中的函数可以使用其中的函数“+”（递增计数）和（递增计数）和“-”（递减计数）。（递减计数）。假定设计对象是增假定设计对象是增1计数器并且计数器被说明计数器并且计数器被

30、说明为向量，则当所有位均为为向量，则当所有位均为1时，计数器的下一时，计数器的下一状态将自动变成状态将自动变成0。如果设计的是十进制计数器，那么当输出为如果设计的是十进制计数器，那么当输出为“1001”时，下一时钟脉冲到来时，输出端应复位时，下一时钟脉冲到来时，输出端应复位为初始状态为初始状态“0000”，从而构成十进制计数器。，从而构成十进制计数器。1.计数器的设计计数器的设计2.程序包程序包ieee.std_logic_unsigned 的使用；的使用；知知 识识 点点 难点难点指导指导 时序逻辑电路的概念，及相应时序电路的设计方法时序逻辑电路的概念，及相应时序电路的设计方法计数器的概念及

31、设计方法计数器的概念及设计方法 通过温习课堂教学中相关知识或查阅相关资料。通过温习课堂教学中相关知识或查阅相关资料。4.注意管脚锁定。注意管脚锁定。3.时序逻辑电路设计过程中时序逻辑电路设计过程中时钟脉冲的边沿测试时钟脉冲的边沿测试；实验三实验三 十进制计数器的设计十进制计数器的设计 实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的实验发挥实验发挥基本仪器基本仪器设计一个模为设计一个模为60，具有异步复位、同步置具有异步复位、同步置数功能的数功能的8421BCD码计数器。码计数器。计算机、实验板、软件平台、可编程器件计算机、实验板、软件平台、可编程器件EP1K30TC144-3实验

32、三实验三 十进制计数器的设计十进制计数器的设计 实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的实验四实验四 8 8位移位寄存器的设计位移位寄存器的设计 EDAEDA设计型实验设计型实验 1.1.掌握时序逻辑电路的设计方法；掌握时序逻辑电路的设计方法；3.3.掌握掌握VHDLVHDL语言的基本描述语句的使用方法语言的基本描述语句的使用方法 。设计并实现一个带有同步复位的设计并实现一个带有同步复位的8 8位移位寄存器位移位寄存器。实验目的实验目的实验要求实验要求2.2.掌握掌握VHDLVHDL语言的基本结构；语言的基本结构；选做题选做题实验要求实验要求知识点知识点难点指导难点指导实验

33、目的实验目的实验四实验四 8 8位移位寄存器的设计位移位寄存器的设计实验原理实验原理移位寄存器除了具有存储代码的功能以外，还移位寄存器除了具有存储代码的功能以外，还具有移位功能。所谓移位功能，是指寄存器里存储具有移位功能。所谓移位功能，是指寄存器里存储的代码能够在移位脉冲的作用下依次左移或右移。的代码能够在移位脉冲的作用下依次左移或右移。因此，移位寄存器不但可以用来寄存代码，还可以因此，移位寄存器不但可以用来寄存代码，还可以用来实现数据的串并转换、数值的运算以及数用来实现数据的串并转换、数值的运算以及数据处理等。据处理等。图图1给给出出了了一一个个8位位的的移移位位寄寄存存器器的的外外围围引引

34、脚脚图图，此此移移位位寄寄存存器器具具有有左左移移一一位位或或右右移移一一位位、并并行行输输入入和同步复位的功能。和同步复位的功能。实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的图图1 18 8位移位寄存器的外围引脚图位移位寄存器的外围引脚图 图中，图中，CLK为时钟输入端；为时钟输入端；DATA为为8位数据输入端；位数据输入端；RESET为同步复位端，为同步复位端，RESET1时复位有效；时复位有效；SHIFTLEFT为左移数据输入端；为左移数据输入端；SHIFTRIGHT为右移数为右移数据输入端；据输入端；MODE为模式选择输入端，为模式选择输入端，MODE01时右时右移一位

35、，移一位，MODE10时左移一位，时左移一位，MODE11时，并行时，并行输入；输入；QOUT为数据输出端。为数据输出端。1.移位寄存器的设计移位寄存器的设计2.时序逻辑电路设计过程中时序逻辑电路设计过程中时钟脉冲的边沿测试时钟脉冲的边沿测试；知知 识识 点点 难点难点指导指导 时序逻辑电路的概念，及相应时序电路的设计方法时序逻辑电路的概念，及相应时序电路的设计方法移位寄存器的概念及设计方法移位寄存器的概念及设计方法 通过温习课堂教学中相关知识或查阅相关资料。通过温习课堂教学中相关知识或查阅相关资料。实验四实验四 8 8位移位寄存器的设计位移位寄存器的设计实验要求实验要求知识点知识点难点指导难

36、点指导实验目的实验目的实验发挥实验发挥基本仪器基本仪器采用不同的设计方法重新设计此移位寄存器。采用不同的设计方法重新设计此移位寄存器。计算机、实验板、软件平台、可编程器件计算机、实验板、软件平台、可编程器件EP1K30TC144-3实验四实验四 8 8位移位寄存器的设计位移位寄存器的设计实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的实验五实验五 8 8位序列检测器的设计位序列检测器的设计 EDAEDA设计型实验设计型实验 1.1.掌握时序逻辑电路的设计方法；掌握时序逻辑电路的设计方法；3.3.掌握掌握VHDLVHDL语言中顺序语句和并行语句的综合应用语言中顺序语句和并行语句的综合

37、应用。设计并实现一个带有异步复位的设计并实现一个带有异步复位的8位序列检测器。位序列检测器。实验目的实验目的实验要求实验要求2.2.掌握掌握VHDLVHDL语言的基本结构；语言的基本结构；选做题选做题实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的实验五实验五 8 8位序列检测器的设计位序列检测器的设计 实验原理实验原理序列检测器可用于检测一组或多组由二进制码序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，这在数字通信领域有广泛的组成的脉冲序列信号，这在数字通信领域有广泛的应用。当序列检测器连续收到一组串行二进制码后，应用。当序列检测器连续收到一组串行二进制码后，如果这

38、组码与检测器中预先设置的码相同，则输出如果这组码与检测器中预先设置的码相同，则输出1，否则输出，否则输出0。由于这种检测的关键在于正确码的。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始程中，任何一位不相等都将回到初始状态重新开始检测。检测。实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的图图1

39、 18位序列检测器逻辑图位序列检测器逻辑图 如图如图1所示，当一串待检测的串行数据进入检测所示，当一串待检测的串行数据进入检测器后，若此数在每一位的连续检测中都与预置的密器后，若此数在每一位的连续检测中都与预置的密码数相同，则输出码数相同，则输出“A”，否则仍然输出否则仍然输出“B”。图图中，中，CLK为时钟输入端；为时钟输入端；DIN为串行输入数据位；为串行输入数据位；CLR为异步复位端，为异步复位端，CLR1时复位有效；时复位有效；D为为8位待检位待检测预置数；测预置数；AB为检测结果输出。为检测结果输出。1.序列检测器的设计；序列检测器的设计；2.时序逻辑电路设计过程中异步和同步复位的概

40、念；时序逻辑电路设计过程中异步和同步复位的概念；知知 识识 点点 难点难点指导指导 时序逻辑电路的概念，及相应时序电路的设计方法时序逻辑电路的概念，及相应时序电路的设计方法序列检测器的概念及设计方法序列检测器的概念及设计方法 通过温习课堂教学中相关知识或查阅相关资料。通过温习课堂教学中相关知识或查阅相关资料。3.时序逻辑电路设计过程中时序逻辑电路设计过程中时钟脉冲的边沿测试时钟脉冲的边沿测试；实验五实验五 8 8位序列检测器的设计位序列检测器的设计 实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的实验发挥实验发挥基本仪器基本仪器采用采用状态机状态机的设计方法重新设计此序列检测器。的

41、设计方法重新设计此序列检测器。计算机、实验板、软件平台、可编程器件计算机、实验板、软件平台、可编程器件EP1K30TC144-3实验五实验五 8 8位序列检测器的设计位序列检测器的设计 实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的实验六实验六 8 8位加法器的设计位加法器的设计 EDAEDA设计型实验设计型实验 1.1.掌握掌握VHDLVHDL语言的基本结构；语言的基本结构；3.3.掌握掌握VHDLVHDL语言设计过程中元件例化语句的使用语言设计过程中元件例化语句的使用。设计并实现一个由两个设计并实现一个由两个4 4位二进制并行加法器级联而成的位二进制并行加法器级联而成的8位二

42、进制并行加法器。位二进制并行加法器。实验目的实验目的实验要求实验要求2.2.掌握全加器原理，能进行多位加法器的设计；掌握全加器原理，能进行多位加法器的设计；选做题选做题实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的实验六实验六 8 8位加法器的设计位加法器的设计 实验原理实验原理加法器是数字系统中的基本逻辑器件，减法器加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。多位加法器的和硬件乘法器都可由加法器来构成。多位加法器的构成有两种方式：并行进位和串行进位方式。并行构成有两种方式：并行进位和串行进位方式。并行进位加法器设有进位产生逻辑，运算速度较快；串进位加

43、法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。并行行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。使用加法器时，要在速度和容量之间寻找平衡点。实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的实践证明，实践证明，4位二进制并行加法器和串行级联位二进制

44、并行加法器和串行级联加法器占用几乎相同的资源。这样，多位加法器由加法器占用几乎相同的资源。这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。位二进制并行加法器级联构成是较好的折中选择。8位位加法器的加法器的电电路原理路原理图图如如图图1所示：所示：图图1 18位加法器电路原理图位加法器电路原理图 图中，图中，A和和B分别为加数和被加数分别为加数和被加数输入端；输入端；CIN为加法为加法器的低位进位输入端；器的低位进位输入端；S为为8位加法器和的输出端；位加法器和的输出端；COUT为为8位加法器的高位进位输出端位加法器的高位进位输出端。1.8位加法器的设计；位加法器的设计；2.多位

45、加器的设计方法；多位加器的设计方法；知知 识识 点点 难点难点指导指导 层次化的设计方法层次化的设计方法位加法器的概念及设计方法位加法器的概念及设计方法 通过温习课堂教学中相关知识或查阅相关资料。通过温习课堂教学中相关知识或查阅相关资料。难点指导难点指导3.层次化的设计方法中元件例化语句的应用。层次化的设计方法中元件例化语句的应用。实验六实验六 8 8位加法器的设计位加法器的设计 实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的实验发挥实验发挥基本仪器基本仪器思考位乘法器的设计方法。思考位乘法器的设计方法。计算机、实验板、软件平台、可编程器件计算机、实验板、软件平台、可编程器件EP

46、1K30TC144-3实验六实验六 8 8位加法器的设计位加法器的设计 实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的实验七实验七 数字频率计的设计数字频率计的设计 EDAEDA设计型实验设计型实验 1.1.掌握掌握VHDLVHDL语言的基本结构；语言的基本结构；3.3.掌握掌握VHDLVHDL基本逻辑电路的综合设计应用。基本逻辑电路的综合设计应用。设计并调试好一个设计并调试好一个8 8位十进制数字频率计，位十进制数字频率计，并利用实验并利用实验开发系统对其进行硬件验证。开发系统对其进行硬件验证。实验目的实验目的实验要求实验要求2.2.掌握掌握VHDLVHDL层次化的设计方法；层

47、次化的设计方法；必做题必做题实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的实验七实验七 数字频率计的设计数字频率计的设计 实验原理实验原理8位十位十进进制数字制数字频频率率计计的的逻辑图逻辑图如图所示如图所示。它由一个它由一个测频测频控制信号控制信号发发生器生器TESTCTL、8个有个有时钟时钟使能的十使能的十进进制制计计数器数器CNT10、一个一个32位位锁锁存存器器REG32B组组成。成。1)测频控制信号发生器设计测频控制信号发生器设计频频率率测测量的基本原理是量的基本原理是计计算每秒算每秒钟钟内待内待测测信信号的脉冲个数。号的脉冲个数。这这就要求就要求TESTCTL的的计计

48、数使能信数使能信号号TSTEN能能产产生一个生一个1秒脉秒脉宽宽的周期信号，并的周期信号，并对频对频率率计计的每一的每一计计数器数器CNT10的的ENA使能端使能端进进行同步行同步控制。当控制。当TSTEN高高电电平平时时，允，允许计许计数；低数；低电电平平时时，实验要求实验要求知识点知识点难点指导难点指导实验目的实验目的图图1 18位十进制数字频率计逻辑图位十进制数字频率计逻辑图 停止计数，并保持其所计的数。在停止计数期间，首停止计数，并保持其所计的数。在停止计数期间，首先需要一个锁存信号先需要一个锁存信号LOAD的上跳沿将计数器在前的上跳沿将计数器在前1秒秒钟的计数值锁存进钟的计数值锁存进

49、32位锁存器位锁存器REG32B中，并由外部的中，并由外部的7段译码器译出并稳定显示。锁存信号之后，必须有一段译码器译出并稳定显示。锁存信号之后，必须有一清零信号清零信号CLR_CNT对计数器进行清零，为下对计数器进行清零，为下1秒钟的秒钟的计数操作作准备。计数操作作准备。测频控制信号发生器的工作时序如图测频控制信号发生器的工作时序如图2所示。为了所示。为了产生这个时序图，需首先建立一个由产生这个时序图，需首先建立一个由D触发器构成的二触发器构成的二分频器，在每次时钟分频器，在每次时钟CLK上沿到来时其值翻转。其中上沿到来时其值翻转。其中控制信号时钟控制信号时钟CLK的频率取的频率取1 Hz，

50、而信号而信号TSTEN的脉的脉宽恰好为宽恰好为1 s，可以用作闸门信号。此时，根据测频的可以用作闸门信号。此时，根据测频的时序要求，可得出信号时序要求，可得出信号LOAD和和CLR_CNT的逻辑描述。的逻辑描述。由图由图1可见，在计数完成后，即计数使能信号可见，在计数完成后，即计数使能信号TSTEN在在1 s的高电平后，利用其反相值的上跳沿产生一个锁存的高电平后，利用其反相值的上跳沿产生一个锁存信号信号LOAD，0.5 s后，后，CLR_CNT产生一个清零信号上产生一个清零信号上跳沿。高质量的测频控制信号发生器的设计十分重跳沿。高质量的测频控制信号发生器的设计十分重要，设计中要对其进行仔细的实